【正文】 d24。if(aword==1239。if(!dds_adec_key)begin aword=aword1239。d7000000)beginadec_key_t=2539。d1。d0。if(aword==1239。if(!dds_ainc_key)begin aword=aword+1239。d7000000)beginainc_key_t=2539。d1。d10。d1000000。b0。if(fdec_key_t=2539。endendif(!dds_fdec_key)beginfdec_key_t=fdec_key_t+2539。26if(!dds_finc_key)fword=fword+3239。d7000000)beginfinc_key_t=2539。d1。b10000000000000000000000000。d10。b10_0000_0000_0000_0000_0000_0000。reg [24:0] adec_key_t。reg [24:0] ainc_key_t。assign da_clk=clk50。reg [11:0] aword。b0。output da_clk。output [11:0] aword。output [31:0] pword。input dds_fdec_key。input dds_finc_key。input clk50,rst。感謝我的同學(xué)們，每當(dāng)我遇到問題而躊躇莫展時，同學(xué)們的幫助與鼓勵給了我技術(shù)上的指點(diǎn)和心理上的支持，因此我解決了很多知識難題，我也深刻體會到班級大家庭的溫暖。在畢業(yè)設(shè)計(jì)的過程中，他自始至終關(guān)心督促著進(jìn)程和進(jìn)度；不斷的向我們傳授分析和解決問題的辦法，并指出了正確的研究方向，使我在畢業(yè)設(shè)計(jì)的過程中少走很多彎路。謹(jǐn)此，我由衷的感謝多年來在學(xué)習(xí)生活上幫助過我的每一個人。因此作為新時代的知識青年的我們，在未來的世界靠我們建設(shè)的重?fù)?dān)之下，只有不斷與時俱進(jìn)，不斷充實(shí)自己的知識儲備，在與別人研究合作中鍛煉自我，發(fā)展自我，才能在將來的工作，學(xué)習(xí)過程中更加的游刃有余。在做畢業(yè)設(shè)計(jì)過程中，我們深刻體會到可編程芯片的便利。隨著電子行業(yè)的迅猛發(fā)展，許多高科技產(chǎn)品應(yīng)運(yùn)而生，Altera 公司的 FPGA 芯片無論在處理速度還是存儲容量上都遠(yuǎn)遠(yuǎn)超過了其他同類產(chǎn)品的性能。在設(shè)計(jì)過程中極深刻的體會到由頂向下的結(jié)構(gòu)設(shè)計(jì)與自下而上的模塊支撐體系思想的重要性，認(rèn)識到模塊的優(yōu)化與測試對于整體系統(tǒng)功能實(shí)現(xiàn)的不可低估的價值。這樣有利于子模塊修改和調(diào)試，增強(qiáng)了模塊的可移植性?？刂颇K如下圖所示：圖 6 DDS 控制模塊 串口通信模塊按照串口通信協(xié)議，設(shè)計(jì)了能與 PC 機(jī)串口通信的模塊，從而可以通過軟件改變 DDS控制模塊中幅度控制字，頻率控制字和相位控制字。如果 DSP Builder 產(chǎn)生的 DSP15模型只是整個設(shè)計(jì)中的一個子模塊，那么可以在設(shè)計(jì)中調(diào)用 DSP Builder 產(chǎn)生的 VHDL 文件，以構(gòu)成完成的設(shè)計(jì)。 (5)設(shè)計(jì)流程的第五步：在 Quartus II 中編譯用戶的設(shè)計(jì)，最后將設(shè)計(jì)下載，進(jìn)行測試驗(yàn)證。(4)設(shè)計(jì)流程的第四步：使用第二步 SignalCompiler 產(chǎn)生的 VHDL 文件進(jìn)行 RTL 級的綜合，網(wǎng)表產(chǎn)生和適配等處理，DSP Builder 支持自動流程和手動流程兩種方式：自動流程中可以選擇讓 DSP Builder 自動調(diào)用 Quartus II 等 EDA 軟件來完成相應(yīng)的工作；手動模式允許用戶選擇相應(yīng)的軟件來完成相應(yīng)的工作，手動模式需要更多的干預(yù)，同時提供了更大的靈活性，用戶可以指定綜合、適配等過程的條件。 (3)設(shè)計(jì)流程的第三步：執(zhí)行 RTL 級的仿真，DSP Builder 支持自動流程的 ModelSim 仿真。第一步設(shè)計(jì)同一般的 Matlab/Simulink 建模過程幾乎沒什么區(qū)別，所不同的是，設(shè)計(jì)采用了 DSP Builder 庫。 DSPBulider 開發(fā)流程14圖 2：DSPBulider 開發(fā)流程圖(1)設(shè)計(jì)流程的第一步：在 Matlab/Simulink 中進(jìn)行設(shè)計(jì)輸入，在 Matlab/Simulink 中建立一個模型文件（mdl文件） ，用圖形方式調(diào)用 DSP Builder 和其它 Simulink 庫中的模塊，構(gòu)成系統(tǒng)級或算法級設(shè)計(jì)框圖。更特別的是，Altera MegaCore 也被嵌入到 DSP Builder 中，這樣用戶可以方便的從 DSP Builder 中調(diào)用 QuartusII 中的 IP 核進(jìn)行設(shè)計(jì)，提高了設(shè)計(jì)效率。DSP Builder 依賴于 MathWorks 公司的數(shù)學(xué)分析工具 Matlab/Simlink，以 Simulink 的 Blockset 出現(xiàn)。 DSPBulider 簡介及開發(fā)流程 DSPBulider 簡介DSP Builder 是美國 Altera 公司推出的一個面向 DSP 開發(fā)的系統(tǒng)級工具，2022 年，Altera 公司推出了 DSP Builder 工具，它將 MATLAB 中的 Simulink 工具和 Altera 設(shè)計(jì)工具結(jié)合起來，為用戶提供了一個簡便快捷使用，開發(fā)效率高的設(shè)計(jì)平臺。 FPGA 開發(fā)流程FPGA 開發(fā)一般流程： 電路的設(shè)計(jì)與輸入（HDL 描述和原理如圖輸入方法） 功能仿真（前仿真：檢查所設(shè)計(jì)的電路是否滿足預(yù)先設(shè)想的功能需求） 綜合優(yōu)化（把 RTL 級描述和原理圖描述變成門級網(wǎng)表描述） 綜合后仿真（檢查綜合后的結(jié)果是否和預(yù)想的設(shè)計(jì)一致） 布局布線 （布局：把門級網(wǎng)表中各個基本硬件單元適配到 FPGA 具體的硬件電路上 ；根據(jù)布局的拓?fù)浣Y(jié)構(gòu)和 FPGA 的連線資源，把這些基本硬件單元合理的連接起來） 13時序仿真與驗(yàn)證（后仿真：包含門延遲和傳輸線的延遲，能真是反應(yīng) FPGA 的實(shí)際工作情況，確保設(shè)計(jì)的穩(wěn)定性和可靠性） 調(diào)試與加載配置 以上的任何一步出現(xiàn)問題，都要回到相應(yīng)的步驟進(jìn)行重新設(shè)計(jì)，知道滿足要求為止。PLI 允許外部函數(shù)訪問 verilog 模塊內(nèi)部信息、允許設(shè)計(jì)者通過軟件程序與仿真器進(jìn)行交互。(5)能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次，模塊的規(guī)?？梢允侨我獾?，語言對此沒有任何限制。 (3)Verilog 語言支持廣泛，基本上所有流行的綜合器、仿真器都支持 Verilog。(2)同一個設(shè)計(jì)，Verilog 語一言允許設(shè)計(jì)者在不同層次上進(jìn)行抽象?；?verilogHDL 的優(yōu)越性，IEEE 于 1995 年制定了 VerilogHDL 的 IEEE 標(biāo)準(zhǔn)，即 verilogHDL1364 一 1995。 1989 年，Cadence 公司收夠了 Gate Way 公司，VerilogHDL 語一言成為 Cadenee 公司的私有財(cái)產(chǎn)。在 1984 年一 1985 年，Moorby 設(shè)計(jì)出第一個關(guān)于 Verilog 一 XL 的仿真器， 1986 年，他對 VerilogHDL 的發(fā)展又做出了另一個巨大的貢獻(xiàn)，即提出了用于快速門級仿真的 XL 算法，使仿真速度有了很大提高。硬件描述語言自出現(xiàn)起，發(fā)展非常迅速，已經(jīng)成功應(yīng)用在數(shù)字邏輯設(shè)計(jì)的各個階段，包括設(shè)計(jì)、仿真、驗(yàn)證、綜合等，它們對設(shè)計(jì)自動化起到了極大的推動作用。12在硬件描述語言出現(xiàn)之前，已經(jīng)有很多成功的軟件設(shè)計(jì)語言，比如 :Fortran、Pascal 和 C等，為什么不用這些語言描述硬件?因?yàn)檫@些軟件設(shè)計(jì)語言較合適描述順序執(zhí)行的程序，卻難以描述硬件的并發(fā)行為。 VerilogHDL 語言簡介 硬件描述語言 HDL 是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。在本章的設(shè)計(jì)中，采用的是 VHDL 硬件描述語言與原理圖輸入相結(jié)合的方式。 （3）網(wǎng)表輸入：對于在其他軟件系統(tǒng)上設(shè)計(jì)的電路，可以采用這種設(shè)計(jì)方法，而不必重新輸入，Quartus II 支持的網(wǎng)表文件包括 EDIF、VHDL 及 Verilog 等格式。Quartus II 支持多種輸入方式，常用的有：（1）原理圖輸入：這種方法最直觀，適合頂層電路的設(shè)計(jì)； （2）硬件描述語言輸入：包括 AHDL、VHDL 及 Verilog HDL 輸入。除了這些免費(fèi)的 LPM 模塊外，Altera 公司還開發(fā)了有償 IP 核提供給有需要的用戶使用。也就是說只要有了 Quartus II 這個集成開發(fā)環(huán)境，就基本上可以完成 Altera 公司 FPGA 開發(fā)過程中的所有工作。 Quartus II 集成開發(fā)環(huán)境 Quartus II 軟件是 Altera 的綜合開發(fā)工具，它集成了 Altera 的 FPGA/CPLD 開發(fā)流程中所