【正文】 when00111100=DAOUT=11111111。 when00111010=DAOUT=11111111。 when00111000=DAOUT=11111110。 when00110110=DAOUT=11111100。 when00110100=DAOUT=11111010。 when00110010=DAOUT=11111001。 when00110000=DAOUT=11110110。 when00101110=DAOUT=11110100。 when00101100=DAOUT=11110001。 when00101010=DAOUT=11101110。 when00101000=DAOUT=11101010。 when00100110=DAOUT=11100111。 when00100100=DAOUT=11100011。 when00100010=DAOUT=11011111。 when00100000=DAOUT=11011011。 when00011110=DAOUT=11010110。 when00011100=DAOUT=11010001。 when00011010=DAOUT=11001100。 when00011000=DAOUT=11000111。 when00010110=DAOUT=11000010。 when00010100=DAOUT=10111100。 when00010010=DAOUT=10110111。 when00010000=DAOUT=10110001。 when00001110=DAOUT=10101011。 when00001100=DAOUT=10100101。 when00001010=DAOUT=10011111。 when00001000=DAOUT=10011001。 when00000110=DAOUT=10010011。 when00000100=DAOUT=10001101。 when00000010=DAOUT=10000110。ARCHITECTURE ART OF ROM IS BEGIN PROCESS(ADDER) IS BEGIN CASE ADDER IS when00000000=DAOUT=10000000。 DAOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。USE 。USE 。END BEHAV。DOUT=TEMP(23 downto 16)。END IF。 THENTEMP=TEMP+K。THEN IF EN=39。EVENT AND CLK=39。 THENTEMP=000000000000000000000000。BEGINPROCESS(CLK,EN,RESET) ISBEGINIF RESET=39。END。CLK: IN STD_LOGIC。EN: IN STD_LOGIC。USE 。XXX 2007年6月附錄A 信號發(fā)生器頂層電路圖圖1 正弦信號發(fā)生器頂層模塊附錄B 源程序清單相位累加器LIBRARY IEEE。感謝給予我理論幫助的各位參考文獻的作者。 s Manual, 2002. 2515[19] DATA sheets CMOS 80 MHz, Triple 10Bit Video DAC ADV7120，Analog Devices，　Inc．1996．致 謝在本課題的完成中，我得到了很多人的幫助，在此表示衷心的感謝!首先感謝我的導師劉XX老師，我的課題是在他的指導和幫助下完成的，他深厚的理論功底和嚴謹?shù)闹螌W態(tài)度以及高度的敬業(yè)精神使我受益非淺，對我課題的完成起到了至關重要的作用。參考文獻[1] 左磊、連小珉、班學鋼、蔣孝煌. 雙RAM直接數(shù)字合成任意波形發(fā)生器微機插卡研制[J] . 清華大學學報. 1999年第39卷第2期 9093[2] 陳世偉. 鎖相環(huán)路原理及應用[M]. 兵器工業(yè)出版社. 1990[3] 張玉興. DDS高穩(wěn)高純頻譜頻率源技術[J]. 系統(tǒng)工程與電子技術. 1997（2）2428[4] 白居玉. 低噪聲頻率合成[M]. 西安交通大學出版社. 1995年5月第1版[5] 鄭寶輝. 直接數(shù)字頻率合成器相位截斷誤差分析[J]. （6）15[6] 高玉良，李延輝，俞志強．現(xiàn)代頻率合成與控制技術．北京：航空工業(yè)出版社，2002, 15150[7] 潘松，黃繼夜. EDA技術實用教程[M]. 科學出版社 .2005年第2版125[8] 辛春艷. VHDL硬件描述語言[M]. 國防工業(yè)出版社，2002（1）[9] 林明權. VHDL數(shù)字控制系統(tǒng)設計范例[M]. . 224241[10] 盧毅、賴杰. VHDL與數(shù)字電路設計[M]. （10）3138[11] 褚振勇、翁木云. FPGA設計與應用[M]. （7）3549[12] 徐志軍、徐光輝. CPLD/FPGA的開發(fā)與應用[M].. 6598[13] 趙限光、郭萬有、楊頌華. 可編程邏輯器件原理、開發(fā)與應用[M]. 西安電子科技大學出版社. 2000. 117119[14] 黃智偉. FPGA系統(tǒng)設計與實踐[M]. （1）3335[15] 馮 程. 用直接數(shù)字頻率合成器產生正弦波[J]. 華中科技大學本科生論文. 2003. 727[16] 周國富. 利用FPGA實現(xiàn)DDS專用集成電路[J]. 電子技術應用. . 1820[17] Altera Corporation．Altera Digital Library 2002. 1220 [18] Bamp。第三，外圍電路沒有設計鍵盤輸入模塊，使得操作不夠直觀靈活。因而累加器系統(tǒng)工作頻率沒能得到提高，性能不夠優(yōu)越。其中也存在有不足之處。但是系統(tǒng)的功能還沒有得到完全利用，由于DDS技術是利用查表法來產生波形的，則在基于FPGA設計時只要把ROM改成RAM變可實現(xiàn)任意波形的產生。今天DDS廣泛用于接受機本振、信號發(fā)生器、儀器、通信系統(tǒng)、雷達系統(tǒng)等，尤其適合跳頻無線電通信系統(tǒng)。在設計過程中，可根據(jù)需要隨時改變器件的內部邏輯功能和管腳的信號方式，EDA技術借助于大規(guī)模集成的FPGA/CPLD和高效的設計軟件，用戶不僅可通過直接對芯片結構的設計實行多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量及難度，同時，這種基于可編程芯片的設計大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。 寬帶放大和低通濾波結束語信號發(fā)生器是科研及工程實踐中最重要的儀器之一，以往多使用硬件組成，隨著信息技術高速發(fā)展，集成電路的大規(guī)模使用，電子系統(tǒng)已經進入了一個高速發(fā)展的全新時段。同時在后級還加入了射級跟隨器，減小后級負載的大小對前級放大倍數(shù)的影響。因為所以我們取。但由于正弦波輸出波形幅度峰峰值已有零點幾伏，經單級寬帶高頻晶體管放大后峰峰值已超過2V。通過調整發(fā)射極的旁路電容和集電極的電感可以使寬帶放大的頻率輸出覆蓋范圍達到1KHz10MHz。則C1的取值為：由于頻率輸出覆蓋范圍廣，且設計要求輸出電壓峰峰值。由這次設計的正弦波頻率范圍可知。此外它的模擬參數(shù)輸出是電流輸出，需要用一定的電路來實現(xiàn)電流信號到電壓信號的轉變。在處理好不需要用的功能對應的引腳后，還要將D/A轉換部分的工作電壓和轉換的參考電壓確定。但是在本次設計中，只借助它的高速8bit數(shù)模轉換功能，故有些引腳不要用到，但是根據(jù)CMOS結構的特性，對于不用的引腳不能讓它懸空。同時作為它的功能之一就是用于DDS的高速數(shù)模轉換。設計要求輸出最高頻率為10MHZ，在選擇D/A轉換器的時需要充分考慮到D/A轉換器的轉換速率，在本次設計中選擇了ADV7120芯片[19]，它是一個高速D/A轉換COMS芯片，耗電小，同時考慮到實驗室的焊接工具的現(xiàn)狀，是否完全兼容TTL電平標準，它有DIP雙列直插式封裝的型號。理想的D/A轉換器是線性的，但是實際上是有誤差的，模擬輸出偏離理想輸出的最大值稱為線性誤差。 （3）精度：指D/A轉換器實際輸出電壓與理論值之間的誤差，一般采用數(shù)字量的最低有效位作為衡量單位。電流型D/A轉換較快，一般在幾ns到幾百ns之間。 衡量一個D/A轉換器的性能的主要參數(shù)有： （1）分辨率：是指D/A轉換器能夠轉換的二進制數(shù)的位數(shù)，位數(shù)多分辨率也就越高。由于實現(xiàn)這種轉換的原理和電路結構及工藝技術有所不同，因而出現(xiàn)各種各樣的D/A轉換器。 D/A轉換器實現(xiàn)數(shù)字量轉化為模擬信號的轉換電路稱為D/A轉換器（DAC）。 譯碼掃描顯示模塊 譯碼掃描顯示模塊 頻率計數(shù)模塊和譯碼掃描顯示模塊共同組成信號發(fā)生器的頻率顯示模塊，它與頻率控制模塊的操作是同步進行的。 頻率值計數(shù)模塊 ，其功能為將計數(shù)模塊輸出的頻率值譯成七段碼并掃描顯示。又最小頻率步進為100HZ，則只需要設計六位十進制加、減法計數(shù)器進行從百位到十兆位的頻率的增、減操作，個位和十位數(shù)據(jù)恒定為零。 頻率控制模塊時序仿真圖 外圍硬件設計 顯示模塊 該模塊與頻率控制模塊有直接的聯(lián)系，其功能就是顯示輸出頻率值，顯示方式為十進制數(shù)。KOUT為輸出頻率字，送至DDS主模塊。STEP1[4..0]：頻率步進“增”操作端，各端口分別為STEP1（4）步進100HZ，STEP1（3）步進1KHZ，STEP1（2）步進10KHZ，STEP1（1）步進100KHZ，STEP1（0）步進1MHZ。CLK接入的是系統(tǒng)時鐘，目的是驅動模塊內部延時計數(shù)器，該計數(shù)器的作用是：當進行頻率操作時，頻率的增、減確認信號必須在按鍵狀 頻率控制模塊態(tài)穩(wěn)定后才能進行，所以加入一定的延時。然后再根據(jù)所要輸出的頻率調整相應的步進量。 由于設計要求頻率輸出范圍為1KHZ10MHZ，則K值的最小值為560，最大值為5600000。 將，N=24 帶入得到100HZ步進時值為56。計算出輸出頻率時K的值，則這個K的值就是頻率字步進100HZ時頻率字K的增量，記為。這樣從大到小地利用頻率步進值便可很快地調到所需要的頻點。因此在實際頻率控制模塊中，增加了4個附加的頻率步進按鈕。 。t =ans 將得出的結果轉化為8位的二進制數(shù)據(jù)，起幅值對應在0000000011111111區(qū)間內。y=128*sin(t)+128。正弦數(shù)據(jù)的產生可采用如下辦法： 在MATLAB中編輯程序： clear tic。而地址線的位數(shù)同樣確定為8位。首先要確定波形ROM的地址線位數(shù)和數(shù)據(jù)的字長，根據(jù)噪聲功率的角度看波形ROM的地址線位數(shù)應該等于或略大于字長。 相位累加器模塊 K[23..0]為輸入的頻率字，EN為高電平使能，RESET是高電平清零，CLK為系統(tǒng)時鐘輸入，DOUT[7..0]是相位累加器高8位輸出，該輸出將作為波形存儲器地址線對波形ROM進行尋址。=24。經過計算，設計選用系統(tǒng)時鐘為30MHZ時能實現(xiàn)設計要求。 開 始 時鐘上升沿到？