【正文】 參考文獻周俊峰、陳濤著，《基于FPGA的直接數(shù)字頻率合成器的設計和實現(xiàn)》，電子工業(yè)出版社，2001任曉東、文博著，《CPLD/FPGA高級應用開發(fā)指南》，電子工業(yè)出版社，2003候博亨、顧新著，《VHDL硬件描述語言與數(shù)字邏輯電路設計》， 西安電子科技大學出版社，1997《Quartus II官方中文入門手冊》，下載自：馬曉巖著，《雷達信號處理》，湖南科學技術出版社，1998孫涵芳著，《MCS51/96系列單片機原理及應用》，北京航空航天大學出版社，1996俞柏峰、甘良才著，《用單片機控制DDS實現(xiàn)短波調頻系統(tǒng)的調制》，節(jié)選自《電子技術應用》2000年11期：42～45王旭東、潘廣楨著，《MATLAB及其在FPGA中的應用》，國防工業(yè)出版社，2002。同時，電子教研室的各位老師也秉承負責、積極的工作態(tài)度，對我們的設計進行指導和監(jiān)督；理學院計算機中心也為我們提供了一流的設計環(huán)境。在他身上我們不僅學到了不少專業(yè)知識和科學研究方法，同時還學到了他嚴謹、踏實的作風，和對自己工作的熱愛。最重要的是使我真正認識到一項設計的具體過程和步驟：查閱相關資料，掌握設計的基本原理，對設計有個全面的認識；初級規(guī)劃幾種設計方案，根據實際需要和設計條件選擇最終設計方案；方案各部分的具體設計，仿真并分析結果；根據仿真結構，發(fā)現(xiàn)問題，并改進方案；設計小結，總結自己的收獲；謝辭此次畢業(yè)設計過程中，魯迎春老師給了我精心的指導，在設計前期，由于平時涉及課題較少，不知如何下手，魯老師并沒有厭倦我們的實際操作能力差，而是積極的給予我們指導。并可根據需要，通過頻率控制字K，相位控制字P，和波形控制字W的改變來產生不同頻率、不同相位的不同波形。5 畢業(yè)設計小節(jié)通過這次基于FPGA的DDS信號發(fā)生器的設計，使我對信號發(fā)生器有了比較全面的認識。：波形控制字W=10,在ROM前的加法器上加1，可使得地址控制電路由原來取偶數(shù)地址變?yōu)槠鏀?shù)地址，而ROM中偶數(shù)地址存儲的是正弦波形的幅值數(shù)據，奇數(shù)地址存儲的是余弦波的幅值數(shù)據。其各種參數(shù)下的仿真波形圖如下：時鐘周期T=10ns； 頻率控制字K=2； 相位控制字P=0； 波形控制字W＝1時 仿真波形1時鐘周期T=10ns； 頻率控制字K=8； 相位控制字P=10； 波形控制字W＝1時 仿真波形2時鐘周期T=10ns； 頻率控制字K=8； 相位控制字P=10； 波形控制字W＝0時 仿真波形3 仿真結果分析：頻率控制字K=28,P=010由于每次累加器由加2變?yōu)榧?，使得地址的遞增值變大，在一個周期同樣為個地址的情況下，地址完成一個循環(huán)相加的周期減少為原來的1/4，及波的頻率提高為原來的4倍。相位控制字P：也必須為偶數(shù)，原因同上。end。u4: add port map (I1=Z,I2=W,O1=R)。u2: reg1 port map (clk,I1=X,O1=Y)。 signal X,Y,Z,R: std_logic_vector(10 downto 0)。 q : OUT STD_LOGIC_VECTOR (10 DOWNTO 0))。 ponent rom1 port ( address : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 O1 : out STD_LOGIC_VECTOR(10 downto 0) )。 ponent add port (I1: IN STD_LOGIC_VECTOR(10 downto 0)。 O1: out STD_LOGIC_VECTOR(10 downto 0) )。architecture one of DDS_VHDL is ponent reg1 port (clk: IN STD_LOGIC。 f0 : out std_logic_vector(10 downto 0) )。 P : in std_logic_vector(10 downto 0)。entity DDS_VHDL is port ( clk : in std_logic。DDS top designuse 。頂層文件通過調用各個部件，來實現(xiàn)整個DDS的實現(xiàn)。同時，第奇數(shù)位存儲余弦波，第偶數(shù)位存儲正弦波。,6)。 end mifwj(si,39。 if si(i+1)0 si(i+1)=4096+si(i+1)。 end for i=1024:1:2047 s=cos((i1024)*2*pi/(1023))。 if si(i+1)0 si(i+1)=4096+si(i+1)。其si（幅值）與地址對應的圖形為： 間隔存儲方式下si（幅值）與地址關系連續(xù)式存儲對應的生成函數(shù)為： for i=0:1:1023 s=sin(i*2*pi/(1023))。39。 end 。 si(i+1)=ceil(2047*s)。 end 。 si(i+1)=ceil(2047*s)。編寫一個產生自己需要波形的*.mif表的函數(shù)，針對以上的兩種存儲方式，有相對應的兩個生成函數(shù)。sucess39。fclose(fp1)。end\n39。,(s1)*n+i1,a(s,i))。%d:%x。)。fprintf(fp1,39。content\n39。)。data_radix=hex。)。address_radix=dec。)。fprintf(fp1,39。)。fprintf(fp1,39。\n39。fprintf(fp1,num2str(n))。depth=39。)。fp1=fopen(c,39。END SYN。BEGIN q = sub_wire0(10 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) )。 PORT ( clock0 : IN STD_LOGIC 。 lpm_hint : STRING。 clock_enable_output_a : STRING。 width_byteena_a : NATURAL。 outdata_reg_a : STRING。 numwords_a : NATURAL。 width_a : NATURAL。ARCHITECTURE SYN OF rom1 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (10 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) )。ENTITY rom1 IS PORT ( address : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。LIBRARY altera_mf。（3） ROM器件的設計及仿真其生成的器件圖如下： ROM器件圖其對應的程序（用VHDL語言編寫）如下：LIBRARY ieee。end process。)then O1=I1。 event and clk=39。END reg1。 I1: IN STD_LOGIC_VECTOR(10 downto 0)。use 。use 。end rtl。END add。 I2: IN STD_LOGIC_VECTOR(10 downto 0)。use 。use 。累加器由N位加法器和N位寄存器級聯(lián)構成，因此我們要設計的就只有加法器、寄存器、ROM。其原理圖如下：頻率控制字KCLKLFP波形控制字相位控制字P累加器加法器選擇器D/AROM3ROM2ROM1 設計方案32經過實際設計，及幾種方案的對比，考慮到實際因素及系統(tǒng)的擴展性等各方面因素，我們選擇了第三種方案的前一種方案。例如：，最后通過地址來調用，進而產生要求的波形。隨著這種頻率合成技術的發(fā)展，現(xiàn)已廣泛應用于通訊、導航、雷達、遙控遙測、電子對抗以及現(xiàn)代化的儀器儀表工業(yè)等領域。DDS問世之初，構成DDS元器件的速度的限制和數(shù)字化引起的噪聲這兩個主要缺點阻礙了DDS的發(fā)展與實際應用。而利用FPGA則可以根據需要方便地實現(xiàn)各種比較復雜的調頻、調相和調幅功能，具有良好的實用性。波形存儲器設計主要考慮的問題是其容量的大小，數(shù)據的存儲方式等。用QuartusII設計DDS系統(tǒng)數(shù)字部分，我們所用的編程語言是VHDL語言，我們可以用VHDL編寫DDS的各個模塊，最后通過頂層文件的設計來完成各個模塊的組合，實現(xiàn)總體的功能。Max+plusII是Altera提供的一個完整的EDA開發(fā)軟件，可完成從設備輸入、編譯、邏輯綜合、器件適配、設計仿真、定時分析、器件編程的所有過程。Altera的PLD具有高性能、高集成度和高性價比的優(yōu)點，此外它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能外它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能庫等，因此Altera的產品獲得了廣泛的應用?？删幊踢壿嬈骷云渌俣雀摺⒁?guī)模在、可編程，以及有強大