【正文】 在 File下拉菜單中選擇 New Project Wizard...選項。如圖 41所示。 xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 19 第四章系統(tǒng)軟件仿真及總體調(diào)試 Quartus II 開發(fā)流程 1．啟動 Quartus II。 圖 317 DDS 信號發(fā)生器頂層原理圖 本章小結(jié) 本章是整篇文章較為重要的部分，首先展示了系統(tǒng)的整體設(shè)計電路。 圖 316 LCD 模塊 xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 18 系統(tǒng)頂層原理圖 信號發(fā)生器的頂層設(shè)計原理圖如圖 317 所示。 如圖 316 所示， LCD 驅(qū)動主要用于控制六條指令，包括功能設(shè)置、清屏、顯示開關(guān)控制、輸入方式設(shè)置、 DDRAM 地址設(shè)置、寫數(shù)據(jù)六個狀態(tài)。其模塊圖如圖 315。程序流程圖如下所示。 正弦波模塊如圖 314 所示，其中： clk 為正弦波時鐘輸入端， 接受時鐘信號； sel 為幅值調(diào)節(jié)輸入端； dout 為正弦波輸出端 。這 64 個數(shù)據(jù)可以由如下 C 程序產(chǎn)生。 由于本設(shè)計采用的 DAC 為 8 位 DAC。 圖 312 鋸齒波信號設(shè)計流程圖 圖 313 鋸齒波模塊 正弦波信號設(shè)計 正弦波的 產(chǎn)生可以使用查表法的方式獲得，將一個周期的正弦波采樣數(shù)據(jù)存放于 ROM中，按照一定的頻率將數(shù)據(jù)取出，并送 DAC 轉(zhuǎn)換既得到正弦波。方波模塊如圖 311 所示其中： clk 為方波時鐘輸入端，接受時鐘信號； sel 為幅值調(diào)節(jié)輸入端； dout1 為方波輸出端 圖 310 方波信號設(shè)計流程圖 圖 311 方波模塊 開始 reset=1 da=da+1 da=0 da127 d_out1=255 d_out1=0 是 否 是 否 xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 16 鋸齒波信號設(shè)計 鋸齒波信號的程序流程如圖 312 所示，若復(fù)位信號 reset 無效為低電平時，在波形產(chǎn)生時鐘 fclk 的作用下輸出信號一次從 0 變?yōu)?255，再恢復(fù) 0，不斷循環(huán)。 圖 39 波形選擇模塊 方波信號設(shè)計 方波信號設(shè)計的流程圖如圖 310 所示，其數(shù)據(jù)的輸出只有兩種取值： 0 和 da 為位邏輯向量，用以控制產(chǎn)生方波信號的占空比。 圖 38 分頻器封裝模塊 波形選擇模塊設(shè)計 波形選擇模塊的設(shè)計可以通過數(shù)據(jù)選擇器實現(xiàn)，通過外部的控制按鈕 keya， keyb 選擇不同的波形信號輸出，模塊如圖 39 所示。 圖 37 分頻模塊的程序設(shè)計流程 系統(tǒng)提供的晶振頻率是 50MHZ，其中 clk 為系統(tǒng)的晶振頻率，該分頻模塊可以把系統(tǒng)的晶振頻率轉(zhuǎn)化為系統(tǒng)中各模塊所需要的頻率，從而達(dá)到系統(tǒng)工作的要求。分頻模塊的程序設(shè)計流程圖如圖 37 所示。 ROM 查找表模塊如圖 36 所示。 ROM 中需要放入正弦值查找文件 。對于不用的信號產(chǎn)生只要是改變 ROM 的數(shù)據(jù)。如果重復(fù)的從02N1個單元中 讀出波形儲存其中的數(shù)據(jù)，在波形儲存器的輸出端就會得到周期的正弦序列。假設(shè)在 2N個儲存空間xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 13 內(nèi)存放了一個周期的正弦波形數(shù)據(jù)，則每個儲存單元內(nèi)的數(shù)據(jù)就表示正弦值的大小，這種儲存器稱為波形數(shù)據(jù)儲存器 。相位累加器的模塊框圖如圖 34 所示： 圖 34 加法器與寄存器的模塊框圖 ROM 表設(shè)計 DDS 的最重要的部分是 ROM 表，其必須遵循的設(shè)計原理為：如果一個寄存器有 N 條地址線，則這個儲存器空間為 2N。 相位累加器模塊 相位累加器從本質(zhì)上說就是一個加法器以及一個寄存器組成，輸入的步長為 K，初始相位為 0000000000；當(dāng)每個時鐘上升沿到來時，加法器以實驗中開始設(shè)定的步長一直累加到1111111111 為止，具體程序見附錄。 REGOUT 中先寄 ROM 的輸出數(shù)據(jù)，如果檢測下一個時鐘信號，再將 REGOUT中的數(shù)據(jù)輸出，這樣可以加強輸出數(shù)據(jù)的穩(wěn)定性。相位累加器 REG1 就是普通的是 10 位計數(shù)器，它首先寄存輸入端輸入的數(shù)據(jù)；當(dāng)檢測到下一個時鐘時，對寄存數(shù)據(jù)進(jìn)行輸出。它把已經(jīng)設(shè)置好的的 10 位頻率控制字 K 作為步長來進(jìn)行加以計算。 整個 DDS 模塊使用的一個時鐘，在這個時鐘的作用下，從而達(dá)到使各個模塊的運算速度保持同步的效果。 圖 33 硬件結(jié)構(gòu)圖 xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 12 DDS 模塊以及其它功能模塊的設(shè)計 本節(jié)主要介紹了 DDS 信號發(fā)生器基于 VHDL 語言的模塊設(shè)計，該部分模塊主要包括整個 DDS 模塊，而 DDS 模塊又包含相位累加模塊，寄存器模塊， ROM 表模塊。母版用來提供數(shù)字信號和時鐘信號。數(shù)字量通過 D/A 轉(zhuǎn)換器轉(zhuǎn)化成波形進(jìn)行輸出。 LCD 顯示接口 液晶顯示器（ LCD，又稱液晶屏）具有以下的優(yōu)點：低工作電壓、能耗小、使用壽命長、集成容易、便攜以及顯示信息量大、無輻射、無閃爍等優(yōu)點因此在許多領(lǐng)域得到應(yīng)用 ，本設(shè)計中的液晶采用的是點陣式 LCD，由外部引腳可知此 LCD 有八條數(shù)據(jù)線 D0D7，三 條控制線 RS、 R/W、 E，可以方便地與微處理器、微控制器或者 CPLD 相連本實驗的 LCD 與 CPLD相連，接口電路如圖 32 所示。液晶顯示部分主要對輸出波形的頻率進(jìn)行顯示。系統(tǒng)的軟件部分包括 DDS 模塊，而 DDS 模塊的核心模塊是相位累加模塊以及 ROM 模塊，在 DDS 模塊之外包括正弦波模塊，三角波模塊，方波模塊以及波形選擇模塊，該部分主要實現(xiàn)波形的生成以及輸出波形的選擇功能。通過本章 的學(xué)習(xí)可以較為系統(tǒng)的了解 DDS 技術(shù)，并在此之上進(jìn)行實驗的進(jìn)一步研究。 本章小結(jié) 本章節(jié)首先介紹了 DDS 的基本原理，在此基礎(chǔ)上對 DDS 的基本結(jié)構(gòu)進(jìn)行了總體描述，接著對 DDS 的核心部分進(jìn)行了細(xì)致分析，并給出實驗參數(shù)計算的簡介。 經(jīng)過對 DDS 原理的研究，可以知道波形 ROM 內(nèi)的信息是經(jīng)過 非常大的采樣頻率采樣的xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 9 值然后這些值以相位的形式儲存在 ROM 表中，因為采樣周期非常高，所以系統(tǒng)輸出的波形近似可以認(rèn)為是連續(xù)的相位變化。 因為 DDS 工作在開環(huán)系統(tǒng)中，并且不帶有反饋控制，所以頻率的生成時間與切換時間迅速，同時與系統(tǒng)的頻率分辨率和頻率純度相互分離，無任何影響。 DDS 最高合成頻率理論上為 fmax=fc/2 () DDS 技術(shù)特點 DDS 技術(shù)中內(nèi)部的 ROM 表所能儲存的容量以及系統(tǒng)的時鐘信號決定了該項技術(shù)的分辨率，若設(shè) K=1，可得分辨率? min=?c/2N，如今特定的 DDS 芯片已經(jīng)可以達(dá)到 48 位，這種芯片的分辨率 可以達(dá)到令人驚訝的 μHZ 的級別。信號頻率滿足以下關(guān)系式： f = 2*Nkfc () 變量 K 被稱為相位增量，也就是頻率控制字，當(dāng) K=1 時， DDS 輸出最低頻率即頻率 分辨率為： fmin =2Nfc () 由此可見， DDS 信號的頻率分辨率是由 N 決定的，頻率控制字 K 決定了 DDS 信號 的輸出頻率。fo， n=1， 2， 3...處相應(yīng)的頻率信號分量。 低通濾波器 低通濾波器是用來把數(shù)模轉(zhuǎn)換輸出的階梯波形變成相對平滑的波形，并且過濾掉 D/A 轉(zhuǎn)換輸出的沒有用的信號頻譜，從而使得到的輸出相對比較純凈模擬正弦波。并且， D/A 轉(zhuǎn)換器的工作時所利用到時鐘在原理上應(yīng)該與 DDS 的相位累加器所使用的的工作時鐘保持一致或者比其更快。 數(shù)模轉(zhuǎn)換器 D/A 轉(zhuǎn)換器的作用是將得到的數(shù)字量形式的正弦波幅度信號，而這些信號儲存在 ROM表中，然后將這些信號轉(zhuǎn)換為所要求的正弦信號而這些信號都是階梯形狀，這些正弦階梯信號就是模擬量。假設(shè) ROM 表共存儲 2N 個數(shù)據(jù)，每一個數(shù)據(jù)由 L 個比特， 則 ROM 表所占用的內(nèi)存資源為 2N L。 ROM 表設(shè)計 波形存儲器也叫做正弦查找表， DDS 查找表 ROM 中存儲的數(shù)據(jù)是二進(jìn)制表示的正弦波幅值，相位累加器經(jīng)過計算輸出的數(shù)據(jù)，可以用來作為波形存儲器 (ROM)的相位取樣地址，這樣就可 把 二進(jìn)制編碼的波形抽樣值經(jīng)查找表查出，最終可以成功的把這些相位值轉(zhuǎn)化為幅度值。相位累加器是是 DDS 最基本的組成部分，相位累加器的位數(shù) N 與時鐘頻率 fclk 共同決定 DDS 輸出頻率的精度，相位累加器位數(shù)越高，相位的分辨率 Δψ=1/2N 也就越高，輸出波形的精度也就越高，但同時消耗的硬件資源也呈指數(shù)形式上升。然后再把得到的數(shù)據(jù)結(jié)果回送相位累加器的數(shù)據(jù)輸入端，以使累加器在下個時鐘到來的時候重復(fù)以上的操作，最終使系統(tǒng)在穩(wěn)定的參考時鐘下完成相位的累加。 基本結(jié)構(gòu) DDS 典型結(jié)構(gòu)包括：相位累加器、波形存儲器和數(shù)模轉(zhuǎn)換器及低通濾波器，相位累加器的兩含有頻率控制字 K 和參考時鐘 fc 兩個輸入端。查找表把輸?shù)牡刂沸畔⒂成涑烧ㄓ啵┫也ǚ刃盘?，同時輸出到數(shù)模轉(zhuǎn)換器（ DAC）的輸入端， DAC 輸出的模 擬信號經(jīng)過低通濾波器，可得到一個頻譜純凈的正（余）弦波。正（余）弦查找表由 ROM 構(gòu)成，內(nèi)部存有一個完整周期正弦波的數(shù)字幅值信息，每個查找表的地址對應(yīng)正弦波中的 0360。 DDS 系統(tǒng)的核心是相位累加器，它由一個累加器和一個 N 位相位寄存器組成。假如以正弦波為 例，盡管它的幅度變化是非線性的，但是它的相位卻可以線性變化。 第五章主要對整篇文章進(jìn)行總結(jié)以及對所需要的改進(jìn)進(jìn)行展望。然后分層次的介紹了系統(tǒng)的外部電路和內(nèi)部模塊電路以及各個模塊的工作情況，在 VHDL 語言編 程的基礎(chǔ)上展示了各個模塊的設(shè)計方法以及封裝后的模塊圖 。 第 二 章 首先介紹了 DDS 的基本原理，在此基礎(chǔ)上對 DDS 的基本結(jié)構(gòu)進(jìn)行了總體描述，接著對 DDS 的核心部分進(jìn)行了細(xì)致分析，并給出實驗參數(shù)計算的簡介。 軟件部分主要包括液晶驅(qū)xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 5 動模塊，數(shù)據(jù)處理模塊，相位累加模塊，正弦 ROM 表模塊，幅值變換模塊以及數(shù)模轉(zhuǎn)換等模塊，利用這些模塊生成 正弦波 ，通過判斷相位 地址的高兩位產(chǎn)生對應(yīng)頻率的方波信號，通過相位地址的低 8 位作為幅值，高 2 位作為幅值變換依據(jù)產(chǎn)生三角波信號。該系統(tǒng)主要由硬件和軟件兩部分構(gòu)成其中軟件是該課題的核心 。軟件部分則需要用到 VHDL 硬件描述語言和 Quartus Ⅱ，為軟硬結(jié)合創(chuàng)造了平臺。雖然測頻的原理不斷改進(jìn)，技術(shù)日趨完善，但是 EDA 技術(shù)仍要不斷發(fā)展來滿足日益先進(jìn)的測頻技術(shù)。再者，由于設(shè)計標(biāo)準(zhǔn)化，使得設(shè)計成果有很高的移植性，從而使后繼開發(fā)者更加方便。 采用 CPLD 工具對于開發(fā)者起到了很大的便利，首先其編程的方式較為簡單， 硬件語言類似 C++等高級語言，入門簡單。 圖 11 CPLD 開發(fā)板母板實物圖 xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 4 圖 12 CPLD 開發(fā)板各部分功能在板上的布局 目前的軟件很大部分采用 EDA 技術(shù)， EDA 技術(shù)以計算機作為工具，再輔以硬件語言VHDL 實現(xiàn)內(nèi)部電路的設(shè)計。 該 CPLD 開發(fā)母板主要由主控芯片 EPM1270T144C MAX232 芯片 、 16*2 字符液晶模塊、 LM317 穩(wěn)壓芯片 、 LM386 運算放大器 、雙七段數(shù)碼管、蜂鳴器、擴展接口、 JTAG 下載口、串行接口、 LED 燈 、 8 位撥動開關(guān)及按鍵等組成，其實物圖如圖 51 所示。本 CPLD 平臺入門簡單，即可進(jìn)行專業(yè)開發(fā)，亦可用于平常的教學(xué)環(huán)節(jié)，避免了操作的門檻，可專注邏輯器件 的使用，編程語言的再造，提高了學(xué)生的學(xué)習(xí)拓展能力。 本課題使用的 CPLD 本課題使用的 CPLD 由東南大學(xué)與 Alter 聯(lián)合實驗室及培訓(xùn)中心聯(lián)合研制。 總而言之， CPLD 的發(fā)展越來越成熟，更多高集成度的器件被制造出來，同時速度、功能也不斷被刷新。 CPLD 器件的發(fā)展體現(xiàn)在工藝、密度、系統(tǒng)、高速度等幾個方面。在 1998 到 2020年間 HDPLD 的產(chǎn)品集成度從 1 到 3 萬門擴展到了 200 萬門。 上世紀(jì) 80 年代，兩家美國公司 ALTERA 和 XILINX，把 CPLD 規(guī)模推向了超大規(guī)模級別，而這完全得益于 EECMOS 工藝的發(fā)展，首先實現(xiàn)了高集成度，再者，應(yīng)用也變得更為靈活。同理， PLD 器件的發(fā)展也得益于制造工藝，得到了很大的突破。 工藝的發(fā)展方向