【正文】 由于EDA理論課程是在很久以前學(xué)習(xí)的，很多知識點(diǎn)都有遺忘，這給我們完成課程設(shè)計(jì)帶來了一定困難，好在老師對我們精心指導(dǎo)，學(xué)校也提供實(shí)驗(yàn)室給我們實(shí)驗(yàn)，在與多名同學(xué)討論之后，我們終于克服困難，完成了課程設(shè)計(jì)。在設(shè)計(jì)過程中，我們經(jīng)常需要修改、完善系統(tǒng)的功能，這也只是改變代碼并下載到芯片中就行了，省去了很多時(shí)間。通過這次課程設(shè)計(jì)，我對FPGA的整個開發(fā)過程有了更加深入的了解，并有了實(shí)際動手操作的經(jīng)驗(yàn)，讓我更好的掌握了相關(guān)知識。雖然遇到很多麻煩。總結(jié)：經(jīng)過2周的實(shí)驗(yàn)，通過不停的失敗，討論，改進(jìn)，縱欲完成了這次設(shè)計(jì)。實(shí)驗(yàn)課題本次實(shí)驗(yàn)課程達(dá)到了通過頻率控制字調(diào)節(jié)各種波形的頻率。故障四：（1）現(xiàn)象：AM波形和DSB波形的波峰失真嚴(yán)重。（2）原因分析：通過二級運(yùn)放后，由于幅度太大，引起了波形失真。（2）原因分析：分頻器放大倍數(shù)不夠。將其他波做成了ROM。導(dǎo)致其他波形輸出頻率過高。3設(shè)計(jì)分析與總結(jié) 故障分析設(shè)計(jì)過程中出現(xiàn)的故障分析故障一：（1）現(xiàn)象：除了正弦波，其他波輸出頻率特別高。因此沒有截圖相位改變。 END。u13 : am PORT MAP( address=SIN10B,q=cc7, clock=CLK )。 u8 : juchibo PORT MAP( address=SIN10B,q=cc4, clock=CLK )。 u6 : sanjiaobo PORT MAP( address=SIN10B,q=cc2, clock=CLK )。 u4 : ADDER10B PORT MAP( A=P10B,B=D32B(31 DOWNTO 22),S=LIN10B )。 u2 : REG32B PORT MAP( DOUT=D32B,DIN= DIN32B, LOAD=CLK )。 P10B( 9 DOWNTO 2)=PWORD 。 P10B( 1 DOWNTO 0)=00 。BEGIN F32B(22 DOWNTO 15)=FWORD 。SIGNAL cc7 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc4 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc2 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL P10B,LIN10B,SIN10B:STD_LOGIC_VECTOR( 9 DOWNTO 0)。 END COMPONENT。 cho:in std_logic_vector(2 DOWNTO 0)。 END COMPONENT。復(fù)位信號reset， 時(shí)鐘信號clk address:in std_logic_vector(9 DOWNTO 0)。 END COMPONENT。復(fù)位信號reset， 時(shí)鐘信號clk address:in std_logic_vector(9 DOWNTO 0)。 END COMPONENT。復(fù)位信號reset， 時(shí)鐘信號clk address:in std_logic_vector(9 DOWNTO 0)。 END COMPONENT。復(fù)位信號reset， 時(shí)鐘信號clk address:in std_logic_vector(9 DOWNTO 0)。 END COMPONENT。復(fù)位信號reset， 時(shí)鐘信號clk address:in std_logic_vector(9 DOWNTO 0)。 END COMPONENT。 clock : IN STD_LOGIC 。 END COMPONENT。 B : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 END COMPONENT。 DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 END COMPONENT。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 END COMPONENT。 B : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 END。 頻率控制字 PWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 時(shí)鐘信號 sel : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。USE 。(2) 結(jié)構(gòu)圖或?qū)嶓w圖(3) VHDL程序及注釋LIBRARY IEEE。END behav。 END IF。139。ARCHITECTURE behav OF REG10B ISBEGIN PROCESS(Load, DIN) BEGIN IF Load39。 DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。ENTITY REG10B IS PORT ( Load : IN STD_LOGIC。 10位寄存器器程序設(shè)計(jì)LIBRARY IEEE。 END PROCESS。 THEN DOUT = DIN。EVENT AND Load = 39。END REG32B。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 32位寄存器模塊USE 。END behav。END ADDER10B。ENTITY ADDER10B IS PORT (A,B : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 10位加法器模塊USE 。END behav。END ADDER32B。ENTITY ADDER32B IS PORT (A,B : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 32位加法器模塊USE 。end b。輸出信號qEND chiose。復(fù)位信號reset， 時(shí)鐘信號clkcho:in std_logic_vector(2 DOWNTO 0)。USE 。 選擇波形程序設(shè)計(jì)LIBRARY IEEE。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 END COMPONENT。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 wid