eda課程設(shè)計(jì)--基于fpga的dds信號(hào)發(fā)生器設(shè)計(jì)(參考版)
2024-11-20 17:17本頁面
【正文】 //6 key7:V = 40。//4 key5:F = 1000。b11。b10。b01。b00。b01。d25。d100。//initation if(RST == 139。 always(posedge CLKAS) begin //WEI_OUT = 839。 assign DATA[3:0] = inDB。 parameter keyf=839。 parameter keye=839。 parameter keyd=839。 parameter keyc=839。 parameter keyb=839。 parameter keya=839。 parameter key9=839。 parameter key8=839。 parameter key7=839。 parameter key6=839。 parameter key5=839。 parameter key4=839。 parameter key3=839。 parameter key2=839。 parameter key1=839。 parameter key0=839。 DivClk clk_test(CLK50M,5000,CLK)。 wire CLKAS。 wire CLK。 reg [4:0]SIGNAL。 output [7:0]DB。//xiang wei output WR。//KEY output input [3:0]inDB。//wave output reg[7:0]V。 output reg[15:0]F。 input CLK50M。end else DATA = DATA。b1111)begin if(temp_c == inDB)begin DATA[3:0] = inDB。 default:。 239。 239。 endcase end always(negedge CLKC)begin case(counter_i) 239。b11:outDB = 439。b1011。 239。b01:outDB = 439。b1110。 end always(posedge CLK)begin case(counter_o) 239。 else counter_i = 239。 end always(posedge CLKC)begin if(counter_i = 239。 else counter_o = 239。 always(posedge CLK)begin if(counter_o = 239。 reg [1:0]counter_o。 reg [3:0]temp_b。//KEY output input [3:0]inDB。//devided clock source output reg [7:0]DATA。 input CLKC。整體開發(fā)環(huán)境成熟，應(yīng)用工具齊全，隨著 FPGA 性價(jià)比的不斷提高，基于 FPGA 平臺(tái)開發(fā)信號(hào)發(fā)生器將逐步走向標(biāo)準(zhǔn)化、規(guī)模化 。 以直接數(shù)字頻率合成技術(shù) (DDS)為基礎(chǔ)的波形信號(hào)發(fā)生器工作原理和設(shè)計(jì)過程，并在 FPGA 實(shí)驗(yàn)平臺(tái)上設(shè)計(jì)實(shí)現(xiàn)了滿足各功能指標(biāo)的信號(hào)發(fā)生器。 ： 通過本次設(shè)計(jì)，使我對(duì) DDS 原理和 verilog 語言有了更深的了解在這次課程設(shè)計(jì)中， 主要通過撥碼開關(guān) 和 FPGA 主頻的的硬件調(diào)試工作，通過對(duì) 撥碼開關(guān) 的不斷調(diào)試，不斷的改進(jìn)是其能夠完成順利的完成對(duì)波形類型的輸出，如：三角波、方波、正弦波。在實(shí)測中， 波形數(shù)字的誤差相對(duì)很小。 首先是對(duì) DDS 子程序進(jìn)行設(shè)計(jì)，利用類屬語句對(duì)輸入頻率字，相位字，累加器，正弦 ROM 表的地址位寬和數(shù)據(jù)進(jìn)行說明，軟件的主要任務(wù)是在累加器中按輸入的頻率字進(jìn)行循環(huán)累加，將截?cái)嗟臄?shù)據(jù)與輸入的相位字進(jìn)行累加。 D/A 轉(zhuǎn)換單元負(fù)責(zé)對(duì)從 ROM 表里讀取的波形數(shù)據(jù)進(jìn)行 D/A 轉(zhuǎn)換，對(duì) D/A 轉(zhuǎn)換器件的選用從建立時(shí)間、位數(shù)、轉(zhuǎn)化誤差和轉(zhuǎn)換時(shí)間等四個(gè)方面考慮 。波形數(shù)據(jù)產(chǎn)生單元除具有波形數(shù)據(jù)輸出功能外，還有頻率設(shè)置和輸出顯示功能。經(jīng)開發(fā)平
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