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基于vhdl語(yǔ)言信號(hào)發(fā)生器的設(shè)計(jì)eda課程設(shè)計(jì)(參考版)

2025-06-30 18:56本頁(yè)面
  

【正文】 參考文獻(xiàn)[1] (M).電子工業(yè)出版社,(3):3639 [2] 趙建東,[J].電子技術(shù)應(yīng)用, 2002,34(12) :2325.[3] 李永東,岳繼光,[J].電[4] 李強(qiáng)華,張根寶,段力.基于單片機(jī)控制的樓宇對(duì)講系統(tǒng)的設(shè)計(jì)[J].電氣應(yīng)用,2007,12(01):0406.[5] (第3版)2010,4(11):1022[6] 吳慶元,[J].通信技術(shù),2003,19(7):9899.。從選題到定稿,從了解到熟悉,用了大概一個(gè)星期的時(shí)間,在這段時(shí)間內(nèi),苦惱、思考、喜悅、收獲,感受頗多。通過(guò)該課程設(shè)計(jì)使我全面熟悉、掌握了VHDL語(yǔ)言基本知識(shí),掌握利用VHDL語(yǔ)言對(duì)信號(hào)發(fā)生器的編程和時(shí)序邏輯電路的編程,把編程和實(shí)際結(jié)合起來(lái),熟悉編制和調(diào)試程序的技巧,掌握分析結(jié)果的若干有效辦法,進(jìn)一步提高動(dòng)手能力,培養(yǎng)使用設(shè)計(jì)綜合電路的能力,養(yǎng)成提供文檔資料的習(xí)慣和規(guī)范編程的思想。 所有的操作都是在Quartus II軟件環(huán)境中進(jìn)行,輸入信號(hào)從各個(gè)信號(hào)發(fā)生器模塊輸入端輸入,通過(guò)數(shù)據(jù)選擇器輸出所選擇的的信號(hào)來(lái)切換輸出相應(yīng)波形的輸出,在通過(guò)數(shù)模轉(zhuǎn)換器(D/A)將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào),最后由示波器顯示相應(yīng)的波形。整體信號(hào)發(fā)生器的原理圖如下圖所示:整體信號(hào)發(fā)生器的仿真波形圖如下圖所示: clk由0到1交替變更,clr 一直處于高電平狀態(tài),Q端則由56每次加8依次進(jìn)行下去。:正弦波信號(hào)發(fā)生器的原理圖如下圖所示:正弦波信號(hào)發(fā)生器的仿真波形圖如下圖所示: Clk由0到1交替變更,clr 一直處于高電平狀態(tài),Q端則由00001000到00010000并依次加00001000: 方波信號(hào)發(fā)生器的原理圖如下圖所示: 方波信號(hào)發(fā)生器的仿真波形圖如下圖所示: Clk由0到1交替變更,clr 一直處于高電平狀態(tài),q端則由00000000到11111111并依次交替下去: 三角波信號(hào)發(fā)生器的原理圖如下圖所示: 三角波信號(hào)發(fā)生器的仿真波形圖如下圖所示: 三角波信號(hào)發(fā)生器的仿真波形圖 Clk、clr均同時(shí)由0到1交替變更Q端則由00000000到00000001并依次加00000001進(jìn)行下去 階梯波信號(hào)發(fā)生器的原理圖如下圖所示: : 階梯波信號(hào)發(fā)生器的仿真波形圖 Clk由0到1交替變更,clr 一直處于高電平狀態(tài),Q端從00000000開(kāi)始則高四位依次由0001每次加0010進(jìn)行下去,第四位依次由1110每次減0010進(jìn)行下去。 信號(hào)發(fā)生器程序流程框圖當(dāng)輸入端有時(shí)鐘信號(hào)輸入時(shí),各個(gè)信號(hào)發(fā)生器模塊獨(dú)立運(yùn)行,獨(dú)立存在,發(fā)出各種信號(hào),這些信號(hào)作為數(shù)據(jù)選擇器的輸入信號(hào),在數(shù)據(jù)選擇器的作用下,波形切換到相應(yīng)的模塊輸出,再通過(guò)數(shù)模轉(zhuǎn)換器(D/A),將通過(guò)示波器顯示出相應(yīng)的波形圖,:輸入信號(hào)各個(gè)信號(hào)發(fā)生器模塊開(kāi)始輸出信號(hào)數(shù)模轉(zhuǎn)換器(D/A)四選一數(shù)據(jù)選擇器復(fù)位 信號(hào)發(fā)生器程序流程框圖系統(tǒng)仿真 通過(guò)QuartusⅡ軟件設(shè)計(jì)出各個(gè)模塊的原理圖及其相關(guān)仿真波形示意圖如下:在Quartus II的軟件環(huán)境下,通過(guò)文本方式編寫(xiě)各個(gè)信號(hào)波形模塊的VHDL語(yǔ)言源程序,且進(jìn)行仿真。END one。 當(dāng)sel的值不是選擇值時(shí),Q作未知處理 END CASE。 WHEN 11=Q=D3。 WHEN 01=Q=D1。END selector4_1。 D0,D1,D2,D3:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 打開(kāi)庫(kù)文件USE 。 結(jié)束進(jìn)程END jietibo。 Q=tmp。 END IF。 ELSE tmp:=tmp+30。139。變量賦值 ELSE IF clk39。
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