eda課程設(shè)計(jì)_基于fpga的任意波形發(fā)生器(參考版)
2024-08-23 18:30本頁面
【正文】 end end end endcase end endmodule 。 if(address=(m+384)) address=384。 end else begin k=127/freq。 綜合實(shí)踐 18 else begin if(freq==0||freq==1) begin if(address=511) address=384。 if(select==3) address=384。 end end end trig_wave:begin if(select==1) address=128。 if(address=(m+256)) address=256。 end else begin k=127/freq。 else begin if(freq==0||freq==1) begin if(address=383) address=256。 if(select==3) address=384。 end end end squr_wave:begin if(select==0) address=0。 if(address=(m+128)) address=128。 end else begin k=127/freq。 else begin 綜合實(shí)踐 17 if(freq==0||freq==1) begin if(address=255) address=128。 if(select==3) address=384。 end end swat_wave:begin if(select==0) address=0。 if(address=m) address=0。 end else begin k=127/freq。 if(freq==0||freq==1) begin if(address=127) address=0。 if(select==2) address=256。b11。b01, squr_wave=239。 parameter sina_wave=239。 reg[8:0] address。 //波形選擇，具體值代表的波形見下面定義 input[3:0] freq。 //輸出控制 ROM 的地址 input inclk。 綜合實(shí)踐 15 參考文獻(xiàn) [1] 黃曉翰 .基于 FPGA 的多功能波形發(fā)生器的設(shè)計(jì) .電信科學(xué) .2020 年 09 期 [2] 王金明 .Verilog HDL 程序設(shè)計(jì)教程 .北京 .人民郵電出版社， 2020 [3] 王文華 . 基于 DDS 技術(shù)的任意波形發(fā)生器研究 .浙江大學(xué) , 2020 . [4] Altera 公司 .Quartus II .簡易用戶使用入門指南 [5] 王金明 .數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL 教程 .第二版， 2020 綜合實(shí)踐 16 附錄 程序如下： module Wave_gen(address,inclk,select,freq)。 仿真過程 首先，我們需要在 建立一個工程文件名為wave_gen,如圖： 圖 建立工程文件 其次，我們需要在 File/New/VerilogHDL file,文件名為 ,保存在當(dāng)前工程里，如圖： 綜合實(shí)踐 12 圖 然后在 Processing/start lication 進(jìn)行調(diào)試與仿真結(jié)果如圖： 圖 仿真結(jié)果 ① 產(chǎn)生正弦波（ sina_wave）時送到 DAC0832 的數(shù)據(jù)： ② 產(chǎn)生鋸齒波（ swat_wave）時送到 DAC0832 的數(shù)據(jù)： 綜合實(shí)踐 13 ③ 產(chǎn)生矩形波 （ squr_wave） 時送到 DAC0832 的數(shù)據(jù)： ④ 產(chǎn)生三角波 （ trig_wave） 時送到 DAC0832 的數(shù)據(jù)： 由仿真結(jié)果可知，改變 select[1:0]的值，能夠正確的將對應(yīng)的波形數(shù)據(jù)送到 DAC0832，從而完成了整體設(shè)計(jì) 綜合實(shí)踐
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