eda課程設(shè)計(jì)--基于fpga的dds信號(hào)發(fā)生器設(shè)計(jì)-資料下載頁
2025-11-07 17:17本頁面
【導(dǎo)讀】撥碼開關(guān)改變其輸出波形及輸出的頻率和幅度。此外，能產(chǎn)生ASK、FSK和PSK. 等調(diào)制信號(hào)，輸出用12864液晶顯示信號(hào)的波形、頻率和幅度。其電路采用FPGA器件為控制核心，采用數(shù)字合成技術(shù)，通過。號(hào)轉(zhuǎn)換成模擬信號(hào)，實(shí)現(xiàn)波形的輸出。在本次課程設(shè)計(jì)中，我主要負(fù)責(zé)開發(fā)板上。優(yōu)點(diǎn)：由8個(gè)I\O口檢測(cè)16個(gè)按鍵，可以大大節(jié)省I\O口資源。，會(huì)給代碼的調(diào)試和維護(hù)帶來不便。幅度和頻率進(jìn)行調(diào)節(jié)，我選擇方案一。形存儲(chǔ)器中，通過控制相位增量產(chǎn)生頻率、相位可控制的波形。濾波器等模塊，如圖所示。據(jù)轉(zhuǎn)化為所要求合成頻率的模擬量形式信號(hào)，低通濾波器濾除諧波分量。整個(gè)系統(tǒng)在統(tǒng)一的時(shí)鐘下工作，從而保證所合成信號(hào)的精確。后的結(jié)果送至累加寄存器的數(shù)據(jù)輸出端。幅值的轉(zhuǎn)換，即可在給定的時(shí)間上確定輸出的波形幅值。
【正文】 end always@(negedge CLKC)begin case(counter_i) 239。b00:temp_a = inDB。 239。b01:temp_b = temp_a。 239。b10:temp_c = temp_b。 default:。 endcase End always@(negedge CLKC)begin if(inDB != 439。b1111)begin if(temp_c == inDB)begin DATA[3:0] = inDB。 DATA[7:4] = outDB。end else DATA = DATA。 end End Endmodule moduleMKEY_CONTROL(CLK50M,F,MOD,V,WR,CS,DB,inDB,outDB,RST)。 input CLK50M。//clock source input RST。 output reg[15:0]F。//ping lv output reg[1:0]MOD。//wave output reg[7:0]V。//voltage 0~50 input [3:0]outDB。//KEY output input [3:0]inDB。// KEY input //input Y。//xiang wei output WR。 output CS。 output [7:0]DB。 wire [7:0]DATA。 reg [4:0]SIGNAL。 reg INITIAL。 wire CLK。 wire CLKC。 wire CLKAS。 DAC_CONTROL dac_control(CLK50M,F,MOD,V,WR,CS,DB)。 DivClk clk_test(CLK50M,5000,CLK)。//clock 10kHz 100us DivClk clk_addsub(CLK50M,25000000,CLKAS)。 parameter key0=839。hfe。 parameter key1=839。hfd。 parameter key2=839。hfb。 parameter key3=839。hf7。 parameter key4=839。hef。 parameter key5=839。hdf。 parameter key6=839。hbf。 parameter key7=839。h7f。 parameter key8=839。hbe。 parameter key9=839。hbd。 parameter keya=839。hbb。 parameter keyb=839。hb7。 parameter keyc=839。h7e。 parameter keyd=839。h7d。 parameter keye=839。h7b。 parameter keyf=839。h77。 assign DATA[3:0] = inDB。 assign DATA[7:4] = outDB。 always@(posedge CLKAS) begin //WEI_OUT = 839。hff。//initation if(RST == 139。b1)begin F = 1639。d100。 V = 839。d25。 MOD = 239。b01。 End case(DATA) key0:MOD = 239。b00。//0 key1:MOD = 239。b01。//1 key2:MOD = 239。b10。//2 key3:MOD = 239。b11。//3 key4:F = 500。//4 key5:F = 1000。//5 key6:V = 10。//6 key7:V = 40。//7 endcase end endmodule 2020 年 9 月 1 日
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