【正文】 否則會產(chǎn)生波形失真。頻率控制字及調(diào)幅模塊的倍乘數(shù)值改變，應(yīng)適當(dāng)增加時間間隔，以免不同頻率、幅度的波形交界處產(chǎn)生毛刺，導(dǎo)致波形不平滑。注意波形輸入設(shè)置改變后，要重新生成網(wǎng)表文件，否則運(yùn)行仿真仍是原來結(jié)果。經(jīng)過反復(fù)試驗(yàn)，分別得到如圖51正弦波，如圖52三角波，如圖53鋸齒波。從波形圖來看，波形無明顯失真。圖51正弦波不同時間段，周期明顯不同，通過改變頻率控制字即可改變波形周期。對方波、鋸齒波，三角波同樣適用。圖52三角波圖53鋸齒波 方波結(jié)論本設(shè)計(jì)采用自上而下的設(shè)計(jì)方法，詳細(xì)闡述了函數(shù)信號發(fā)生器的系統(tǒng)設(shè)計(jì)，系統(tǒng)可實(shí)現(xiàn)任意波形和固定波形的輸出。本設(shè)計(jì)實(shí)現(xiàn)了正弦波、方波、三角波和鋸齒波的波形仿真，正弦波產(chǎn)生用查找表法實(shí)現(xiàn)，方波和鋸齒波由編程實(shí)現(xiàn)，作為固定波形輸出。本系統(tǒng)采用模塊化的思想進(jìn)行設(shè)計(jì)，主要實(shí)現(xiàn)三個功能模塊，即：DDS模塊、波形產(chǎn)生模塊、調(diào)幅模塊。本設(shè)計(jì)的核心是直接數(shù)字頻率合成（DDS）技術(shù)，DDS模塊的核心是相位累加器，實(shí)現(xiàn)輸出波形的頻率合成。本設(shè)計(jì)采用DDS技術(shù)，克服了傳統(tǒng)方法波形少、不易調(diào)頻的局限，完成了方便調(diào)頻、調(diào)幅的函數(shù)信號發(fā)生器的設(shè)計(jì)。致謝在這四個多月的畢業(yè)設(shè)計(jì)過程中，得到了賈老師的悉心指導(dǎo)和無私教誨。從本課題寫開題報告和查找資料以及仿真過程開始，直至今天完成課題的研究和論文的撰寫，賈老師在學(xué)習(xí)和生活上都給予了我無私的幫助。賈老師淵博的專業(yè)知識和嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，深深的影響著我，鞭策我不斷奮斗、進(jìn)取。在四個月課題研究的日子里，師生間結(jié)下了深厚的情誼。在本課題完成之際，謹(jǐn)向我的恩師致以最衷心的感謝和最崇高的敬意!在課題進(jìn)行過程中，同組的同學(xué)也給了我很多的幫助，在此表示衷心的感謝。同時，感謝我的家人對我學(xué)業(yè)的支持，并對所有關(guān)心、支持和幫助我的老師、親人和朋友們表示深深的謝意!作者認(rèn)真進(jìn)行了課題的研究并完成了本論文，由于水平有限，論文中可能仍有錯誤和不足之處，敬請大家批評指正！最后，衷心感謝各位評審老師！感謝您們在百忙之中參與我的論文評閱工作，謝謝！參考文獻(xiàn)[1] Douglas (第四版)[M].北京：電子工業(yè)出版社.[2] ——VHDL程序?qū)嵗痆M].北京：北京郵電大學(xué)出版社.[3] [M].哈爾濱：哈爾濱工業(yè)大學(xué)出版社.[4] 盧毅，[M].北京：科學(xué)出版社，2001:256261.[5] 褚振勇，[M].西安：西安電子科技大學(xué)出版社，2003：122.[6] 潘松，[M].北京：科學(xué)出版社，2003:114.[7] [D].四川：電子科技大學(xué)，2007[8] [D].黑龍江：哈爾濱理工大學(xué)，2006[9] [D].江蘇：江蘇大學(xué)，2009[10] [J].科學(xué)技術(shù)與工程，2008(8)[11] Milan Fractional Frequency Synthesizer Based on J Elec Engin,2006[12] Altera Corp,Cyclone II Device Handbook[EB/OL].附錄附錄1系統(tǒng)整體設(shè)計(jì)圖附錄2各模塊源程序頻率寄存器模塊源程序：library ieee。use 。 use 。entity reg_fcw is port ( Host Side clk:IN STD_LOGIC。 rstn,LOAD:in std_logic。 FCW: in std_logic_vector(31 downto 0)。 DATA:OUT std_logic_vector(31 downto 0) )。end reg_fcw 。ARCHITECTURE one of reg_fcw isBEGIN PROCESS(clk,rstn)begin if rstn=39。039。 then DATA=X00000000。elsif clk39。event and clk=39。139。 then if LOAD=39。139。 THEN DATA=FCW。 END IF。END IF。END PROCESS。end one。32位加法器源程序：library ieee。use 。 use 。entity addr is port ( fcw:in std_logic_vector(31 downto 0)。 data:in std_logic_vector(31 downto 0)。 addr_out:out std_logic_vector(31 downto 0) )。end addr。ARCHITECTURE one of addr isbegin addr_out=data+fcw。 end one。相位寄存器源程序：library ieee。use 。 use 。entity dff32 is port ( Host Side clk:IN STD_LOGIC。 rstn:in std_logic。 data: in std_logic_vector(31 downto 0)。 add:out std_logic_vector(8 downto 0)。 data_out:out std_logic_vector(31 downto 0) )。end dff32 。ARCHITECTURE one of dff32 issignal t:std_logic_vector(31 downto 0)。begin process(clk,rstn)begin if rstn=39。039。 then t=x00000000。elsif clk39。event and clk=39。139。 then t=data。end if。end process。data_out=t。add=t(31 downto 23)。end one。正弦ROM數(shù)據(jù)填充：width=8。 depth=1024。 index=linspace(0,2*pi,depth)。 sin_a=sin(index)。 sin_d=fix(sin_a*(2^width1))。 addr=0:depth1。fid=fopen(39。39。,39。w39。)。 fprintf(fid,39。adderss_radix=dec。\n39。)。fprintf(fid,39。data_radix=dec。\n\n39。)。 fprintf(fid,39。content begin\n39。)。fprintf(fid,39。\t%d:%d。\n39。,[addr。sin_d])。fprintf(fid,39。end:\n39。)。fclose(fid)。LIBRARY IEEE。USE 。USE 。ENTITY rom_sin ISPORT( addr:IN integer range 0 to 511 。 wave: out integer range 0 to 255 )。END rom_sin。ARCHITECTURE one OF rom_sin IS type rom_type is array(0 to 511) of integer range 0 to 255。 constant FONT: rom_type := ( 64,65,66,66,67,68,69,69,70,71,72,73,73,74,75,76,76,77,78,79,80,80,81,82,83,83,84,85,86,86,87,88,88,89,90,91,91,92,93,93,94,95,96,96,97,98,98,99,100,100,101,101,102,103,103,104,105,105,106,106,107,108,108,109,109,110,110,111,111,112,112,113,113,114,114,115,115,116,116,117,117,118,118,118,119,119,120,120,120,121,121,122,122,122,123,123,123,123,124,124,124,125,125,125,125,125,126,126,126,126,126,127,127,127,127,127,127,127,128,128,128,128,128,128,128,128,128,128,128,128,128,128,128,128,128,128,128,128,128,127,127,127,127,127,127,127,126,126,126,126,126,125,125,125,125,125,124,124,124,123,123,123,123,122,122,122,121,121,120,120,120,119,119,118,118,118,117,117,116,116,115,115,114,114,113,113,112,112,111,111,110,110,109,109,108,108,107,106,106,105,105,104,103,103,102,101,101,100,100,99,98,98,97,96,96,95,94,93,93,92,91,91,90,89,88,88,87,86,86,85,84,83,83,82,81,80,80,79,78,77,76,76,75,74,73,73,72,71,70,69,69,68,67,66,66,65,64,63,62,62,61,60,59,59,58,57,56,55,55,54,53,52,52,51,50,49,48,48,47,46,45,45,44,43,42,42,41,40,40,39,38,37,37,36,35,35,34,33,32,32,31,30,30,29,28,28,27,27,26,25,25,24,23,23,22,22,21,20,20,19,19,18,18,17,17,16,16,15,15,14,14,13,13,12,12,11,11,10,10,10,9,9,8,8,8,7,7,6,6,6,5,5,5,5,4,4,4,3,3,3,3,3,2,2,2,2,2,1,1,1,1,1,1,1,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,1,1,1,1,1,1,1,2,2,2,2,2,3,3,3,3,3,4,4,4,5,5,5,5,6,6,6,7,7,8,8,8,9,9,10,10,10,11,11,12,12,13,13,14,14,15,15,16,16,17,17,18,18,19,19,20,20,21,22,22,23,23,24,25,25,26,27,27,28,28,29,30,30,31,32,32,33,34,35,35,36,37,37,38,39,40,40,41,42,42,43,44,45,45,46,47,48,48,49,50,51,52,52,53,54,55,55,56,57,58,59,59,60,61,62,62,63)。 begin wave=FONT(addr)。 end one。方波模塊源程序：LIBRARY IEEE。USE 。USE 。ENTITY square ISPORT( addr:IN integer range 0 to 511 。 wave: out integer range 0 to 255 )。END square。ARCHITECTURE one OF square IS begin wave=255 when addr512/2 else 0。 end one。鋸齒波模塊源程序：LIBRARY IEEE。USE 。USE 。ENTITY juchi ISPORT( addr:IN integer range 0 to 511 。 wave: out integer range 0 to 255 )。END juchi。ARCHITECTURE one OF juchi IS begin wave=addr when addr512/2 else addr512/2。 end one。調(diào)幅模塊源程序：library ieee。use 。 use 。entity tiaofu is port ( max_min:IN STD_LOGIC。 set:in integer range 0 to 7。 data:in integer range 0 to 255。 d