【正文】 所示)，主要是 EDIF 網(wǎng)表文件(.edf 電子設(shè)計(jì)交換格式文件)或 VQM(.vqm Verilog Quartus Mapping File)，它們是一種參數(shù)可設(shè)置的，并含有具體器件系列硬件特征(如邏輯宏單元 LCs、I/O單元、乘積項(xiàng)、嵌入式系統(tǒng)塊 ESB 等)的網(wǎng)表文件。Quartus II 可以利用這些ATOM 網(wǎng)表文件針對選定的具體器件進(jìn)行適配，包括布線、布局、結(jié)構(gòu)優(yōu)化等操作，最后產(chǎn)生時(shí)序仿真文件和 FPGA 目標(biāo)器件的編程與配置文件。在這一步，設(shè)計(jì)者可以在 Quartus II 中完成對 Pin(引腳)的鎖定，更改一些約束條件。如果用 DSP Builder 產(chǎn)生的 DSP 模型只是龐大設(shè)計(jì)中的一個(gè)子模塊，則可以在設(shè)計(jì)中調(diào)用 DSP Builder 產(chǎn)生的 VHDL 文件，以構(gòu)成完整的設(shè)計(jì)。同時(shí)，一樣可以使用 Quartus II 強(qiáng)大的 Logic Lock 功能和 Signal Tap 測試技術(shù)。在 DSP Builder 設(shè)計(jì)流程的最后一步，可以在 DSP Builder 中直接下載到FPGA 用戶開發(fā)板上，或者通過 Quartus II 完成硬件的下載、測試。其中有個(gè)流程在 DSP 設(shè)計(jì)中是不可或缺的，那就是 HDL 仿真。與 DSP Builder 可以配合使用的 HDL 仿真器是 ModelSim。DSP Builder 在生成 VHDL 代碼時(shí)，可以同時(shí)生成用于測試 DSP 模塊的 Test Bench(測試平臺)文件，DSP Builder 生成的 Test Bench 文件采用 VHDL 語言，測試向量與該 DSP 模塊在Simulink 中的仿真激勵(lì)相一致。通過 ModelSim 仿真生成的 Test Bench 可以驗(yàn)證生成的 VHDL 代碼與 Simulink 中 DSP 模型的一致性。另外，DSP Builder 在產(chǎn)生 Test Bench 的同時(shí)，還產(chǎn)生了針對 ModelSim 仿真的 Tcl 腳本來簡化用戶的操作，掩蓋 ModelSim 仿真時(shí)的復(fù)雜性。在大部分情況下，Quartus II 對 DSP 模塊適配后，需要再次驗(yàn)證適配后網(wǎng)表與 Simulink 中建立的 DSP 模型的一致性。這就需要再次使用 ModelSim 進(jìn)行仿真，這時(shí)仿真采用 Quartus II 適配后帶延時(shí)信息的網(wǎng)表文件(EDIF 格式或者VHDL、Verilog 格式)。 Quartus II 簡述設(shè)計(jì)中用到 QuartusⅡ來實(shí)現(xiàn)時(shí)序仿真，這里對其做一個(gè)簡單的闡述，以便在掌握了其原理后運(yùn)用起來更得心應(yīng)手。QuartusⅡ?yàn)?Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。QuartusⅡ是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境, Altera 是世界最大可編程邏輯器件供應(yīng)商之一。QuartusⅡ在 21 世紀(jì)初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX+plusⅡ的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在 QuartusⅡ上可以完成圖 所示的整個(gè)基于 EDA 的 FPGA 設(shè)計(jì)流流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。QuartusⅡ設(shè)計(jì)工具完全支持 VHDL、Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog 邏輯綜合器。QuartusⅡ也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA CompilerⅡ，并能直接調(diào)用這些工具。同樣，QuartusⅡ具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。此外，QuartusⅡ與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具。QuartusⅡ包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis amp。Synthesis） 、適配器（Fitter） 、裝配器（Assembler） 、時(shí)序分析器（Timing Analyzer） 、設(shè)計(jì)輔助模塊（Design Assistant） 、EDA 網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Compiler Database Interface）等?？梢酝ㄟ^選擇 Start Compilation 來運(yùn)行所有的編譯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。還可以通過選擇 Compiler Tool(Tools 菜單) ，在 Compiler Tool 窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。此外，QuartusⅡ還包含許多十分有用的 LPM（Library of Parameterized Modules）模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計(jì)中被大量使用，也可在 QuartusⅡ普通設(shè)計(jì)文件一起使用。Altera 提供的 LPM 函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能。例如各類片上存儲器、DSP 模塊、LVDS 驅(qū)動(dòng)器、PLL 以及 SERDES 和 DDIO 電路模塊等。圖 所示是 QuartusⅡ開發(fā)設(shè)計(jì)流程。圖 QuartusⅡ設(shè)計(jì)流程圖 上排是 QuartusⅡ編譯設(shè)計(jì)主控界面，它顯示了 QuartusⅡ自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編（裝配） 、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。圖 下排的流程框圖，是與上面的 QuartusⅡ設(shè)計(jì)流程相對照的標(biāo)準(zhǔn)的 EDA 開發(fā)流程。QuartusⅡ編譯器支持的硬件描述語言有 VHDL（支持 VHDL’87 及 VHDL’97標(biāo)準(zhǔn)） 、Verilog HDL 及 AHDL（Altera HDL） ，AHDL 是 Altera 公司自己設(shè)計(jì)、制定的硬件描述語言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語言，只有企業(yè)標(biāo)準(zhǔn)。QuartusⅡ允許來自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口，QuartusⅡ支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入圖 形 或HDL編 輯 Analysiamp。Synthesi(分 析 與 綜 合 ） Filter (適 配 器 ） Asemblr (編 程 文 件 匯 編 ） 編 程 器設(shè) 計(jì) 輸 入 綜 合 或 編 譯 適 配 器 件 Timng Aalyzer（ 時(shí) 序 分 析 器 ） 下 載仿 真設(shè)計(jì)的問題。在設(shè)計(jì)輸入之后，QuartusⅡ的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。QuartusⅡ擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。對于使用 HDL 的設(shè)計(jì)，可以使用 QuartusⅡ帶有的 RTL Viewer 觀察綜合后的RTL 圖。在進(jìn)行編譯后，可對設(shè)計(jì)進(jìn)行時(shí)序仿真。在作仿真前，需要利用波形編輯一個(gè)波形激勵(lì)文件，用于仿真驗(yàn)證時(shí)的激勵(lì)。編譯和仿真經(jīng)檢測無誤后，便可以將下載信息通過 QuartusⅡ提供的編譯器下載入目標(biāo)器件中了。4 模擬調(diào)制信號發(fā)生器設(shè)計(jì)調(diào)制在通信系統(tǒng)中的作用至關(guān)重要，調(diào)制是把信號轉(zhuǎn)換成適合在信道中傳輸?shù)男问降囊环N過程。廣義的調(diào)制分為基帶調(diào)制和帶通調(diào)制（載波調(diào)制） 。在無線通信中和其他大多數(shù)場合，調(diào)制一詞均指載波調(diào)制。載波調(diào)制就是用調(diào)制信號的變化規(guī)律去控制高頻載波的某一個(gè)或某幾個(gè)參數(shù)的過程。調(diào)制信號是指來自信源的消息信號（基帶信號） ，這些信號可以是模擬的，也可以是數(shù)字的。未受調(diào)制的周期性振蕩信號稱為載波，它可以是正弦波，也可以是非正弦波。載波調(diào)制后稱為已調(diào)信號，它含有調(diào)制信號的全部特征?；鶐盘枌d波的調(diào)制是為了實(shí)現(xiàn)下列一個(gè)或多個(gè)目標(biāo)。一是在無線傳輸中，信號是以電磁波的形式通過天線輻射到空間的。為了獲得較高的輻射效率，天線的尺寸必須與發(fā)射信號波長相比擬。而基帶信號包含的較低頻率分量的波長較長，致使天線過長而難以實(shí)現(xiàn)。但若通過調(diào)制，把基帶信號的頻譜搬至較高的載波頻率上，使已調(diào)信號的頻譜與信道的帶通特性相匹配，這樣就可以提高傳輸性能，以較小的發(fā)送功率與較短的天線來輻射電磁波。二是把多個(gè)基帶信號分別搬移到不同的載頻處，以實(shí)現(xiàn)信道的多路復(fù)用，提高信道利用率。三是擴(kuò)展信號帶寬，提高系統(tǒng)抗干擾、抗衰落能力，還可實(shí)現(xiàn)傳輸帶寬與信噪比之間的互換。因此，調(diào)制對通信系統(tǒng)的有效性和可靠性有著很大的影響和作用。采用什么樣的調(diào)制方式將直接影響著通信系統(tǒng)的性能。調(diào)制方式有很多，根據(jù)調(diào)制信號是模擬信號還是數(shù)字信號，相應(yīng)的調(diào)制方式有模擬調(diào)制和數(shù)字調(diào)制。鑒于其重要性下面我們分別對幾種常用信號發(fā)生器進(jìn)行設(shè)計(jì)。最常用和最重要的模擬調(diào)制方式是用正弦波作為載波的幅度調(diào)制和角度調(diào)制。常見的調(diào)幅（AM） 、雙邊帶（DSB） 、單邊帶（SSB）和殘留邊帶（VSB）等調(diào)制是幅度調(diào)制的幾個(gè)典型實(shí)例；而頻率調(diào)制（FM）是角度調(diào)制中被廣泛采用的一種，其原理也實(shí)用于數(shù)字調(diào)制。 DDS 模塊設(shè)計(jì)根據(jù) DDS 的基本原理，利用 FPGA 的 DSP 開發(fā)工具 DSP Builder 建立如圖 所示的基本 DDS 模塊模型，產(chǎn)生正弦信號。設(shè)定相位字輸入為 0，頻率字輸入為 2022000，幅度字為 255。圖 基本 DDS 模塊模型Simulink 仿真參數(shù)設(shè)置為 Stop time 為 5，Type 為 Fixedstep，步進(jìn)為1e3。運(yùn)行仿真結(jié)果如圖 所示輸出波形。圖 基本 DDS 模塊輸出波形結(jié)果表明該 DDS 頻率及相位可靈活調(diào)整，具有較高的頻率分辨率，能夠?qū)崿F(xiàn)頻率及相位的快速切換，實(shí)現(xiàn)用戶需要的 DDS 信號發(fā)生器設(shè)計(jì)。如要改變輸出波形的步進(jìn)精度，由基本 DDS 結(jié)構(gòu)常用參量計(jì)算中，只需將頻率控制字、相位控制字的寬度改變即可，如要增加幅度控制，只需要在模型中用乘法器控制輸出幅度即可實(shí)現(xiàn)。因此采用 DSP Builder 設(shè)計(jì) DDS 信號發(fā)生器簡單快捷且方便可調(diào)。 幅度調(diào)制（AM）信號發(fā)生器的設(shè)計(jì) AM 的調(diào)制原理AM 的調(diào)制原理是將要傳送的信息裝載到某一高頻（載波）信號上的過程，幅度調(diào)制是用調(diào)制信號去控制載波的振幅，使其隨調(diào)制信號線型變化，而保持載波的頻率不變。設(shè)正弦載波為 式（）0()cos()tAt????式中：A 為載波幅度； 為載波角頻率； 為載波初始相位（可假定為 為0?0，而不失討論的一般性） 。根據(jù)調(diào)制定義，幅度調(diào)制信號一般可表示成 式（）()cosmstAtt??式中： 為基帶調(diào)制信號。()mt其特點(diǎn)是調(diào)幅波的變化周期和調(diào)制信號的周期相同，而振幅則與調(diào)制信號的振幅成正比，假設(shè)調(diào)制信號 的平均值為 0，將其疊加一個(gè)直流偏量 后()t 0A與載波相乘，即可形成調(diào)幅信號，其時(shí)域表示式為： 式00()[]coscs()cosAMstttAtmt??????（）式中： 為外加的直流分量； 可以是確知信號，也可以是隨機(jī)信號。0 ()t AM 設(shè)計(jì)模型根據(jù) DDS 的基本原理，利用 FPGA 的 DSP 開發(fā)工具 DSP Builder 建立如圖 所示的幅度調(diào)制信號模塊模型，產(chǎn)生幅度調(diào)制信號。圖 幅度調(diào)制信號(AM)設(shè)計(jì)模型 Simulink 仿真建好模型后可以直接在 Simulink 中進(jìn)行算法級、系統(tǒng)級仿真驗(yàn)證。將Simulink 仿真參數(shù)設(shè)置為 Stop time 為 10000， Type 為 Fixedstep，步進(jìn)為1e3, Solver 為 discrete(no continuous states)。圖 給出了調(diào)制度為 的 AM 輸出波形：圖 幅度調(diào)制信號(AM)輸出波形 使用 Modelsim 實(shí)現(xiàn)功能仿真算法仿真正確后，進(jìn)行設(shè)計(jì)流程中最為關(guān)鍵的一步，就是把 DSP Builder的設(shè)計(jì)轉(zhuǎn)到硬件上加以實(shí)現(xiàn)。具體是用 Singal Compiler 工具將此模型轉(zhuǎn)換成VHDL 語言源程序。經(jīng)過分析轉(zhuǎn)換后的 VHDL 程序并將其轉(zhuǎn)換為 ATOM list，最后編譯 ATOM list，至此建模完成。ModelSim 是一個(gè)基于單內(nèi)核的 Verilog/VHDL 混合仿真器，是 Mentor Graphics 的子公司 Model Technology 的產(chǎn)品。 ModelSim 是編譯型仿真器，使用編譯后的 HDL 庫進(jìn)行仿真。因此，在進(jìn)行仿真前，必須編譯所有的待仿真的HDL 文件成為 HDL 仿真庫。在編譯時(shí)獲得優(yōu)化，提高了仿真速度。ModelSim 可以幫助 DSP Builder 使用者完成三個(gè)層次的 VHDL 仿真：1)RTL 級仿真( 功能仿真)；2)綜合后門級仿真；3)適配后門級仿真( 時(shí)序仿真)。在 simulink 中進(jìn)行的仿真是屬于系統(tǒng)驗(yàn)證性質(zhì)的，是對 mdl 文件進(jìn)行仿真，并沒有對生成的 VHDL 代碼進(jìn)行過仿真，生成 VHDL 描述的是 RTL 級的，是針對具體的硬件結(jié)構(gòu)的，而在 Matlab 的 Simulink 中的模型仿真是算法級、系統(tǒng)級的，是針對算法實(shí)現(xiàn)的。兩者在軟件理解上可能存在差異，轉(zhuǎn)換后的 VHDL 代碼實(shí)現(xiàn)可能與 mdl 模型描述情況不完全相符，就需要對生成的 VHDL 代碼進(jìn)行功能仿真。采用基本單內(nèi)核的 Verrlog/VHDL 混合仿真器 ModelSim 進(jìn)行