基于fpga的基于dds技術(shù)的信號(hào)發(fā)生器設(shè)計(jì)-資料下載頁
2025-06-18 15:39本頁面
【正文】 lock : IN STD_LOGIC 。q : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT ssb PORT ( clock:IN std_logic。復(fù)位信號(hào)reset， 時(shí)鐘信號(hào)clk address:in std_logic_vector(9 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT am PORT ( clock:IN std_logic。復(fù)位信號(hào)reset， 時(shí)鐘信號(hào)clk address:in std_logic_vector(9 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT fangbo PORT ( clock:IN std_logic。復(fù)位信號(hào)reset， 時(shí)鐘信號(hào)clk address:in std_logic_vector(9 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT juchibo PORT ( clock:IN std_logic。復(fù)位信號(hào)reset， 時(shí)鐘信號(hào)clk address:in std_logic_vector(9 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0)) 。 END COMPONENT。 COMPONENT sanjiaobo PORT ( clock:IN std_logic。復(fù)位信號(hào)reset， 時(shí)鐘信號(hào)clk address:in std_logic_vector(9 DOWNTO 0)。 q:OUT std_logic_vector(9 DOWNTO 0)) 。 END COMPONENT。 COMPONENT chiose PORT ( c1,c2,c3,c4,c5,c6:IN std_logic_vector(9 DOWNTO 0)。 cho:in std_logic_vector(2 DOWNTO 0)。選擇輸出 q:OUT std_logic_vector(9 DOWNTO 0) )。 END COMPONENT。 SIGNAL F32B,D32B,DIN32B:STD_LOGIC_VECTOR(31 DOWNTO 0)。SIGNAL P10B,LIN10B,SIN10B:STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc1 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc2 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc3 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc4 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc6 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc7 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc8 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。BEGIN F32B(22 DOWNTO 15)=FWORD 。 F32B(31 DOWNTO 23)=000000000。 P10B( 1 DOWNTO 0)=00 。 F32B(14 DOWNTO 0)=000000000000000 。 P10B( 9 DOWNTO 2)=PWORD 。 u1 : ADDER32B PORT MAP( A=F32B,B=D32B, S=DIN32B )。 u2 : REG32B PORT MAP( DOUT=D32B,DIN= DIN32B, LOAD=CLK )。 u3 : myrom1 PORT MAP( address=SIN10B, q=cc1, clock=CLK)。 u4 : ADDER10B PORT MAP( A=P10B,B=D32B(31 DOWNTO 22),S=LIN10B )。 u5 : REG10B PORT MAP( DOUT=SIN10B,DIN=LIN10B, LOAD=CLK )。 u6 : sanjiaobo PORT MAP( address=SIN10B,q=cc2, clock=CLK )。 u7 : fangbo PORT MAP( address=SIN10B,q=cc3, clock=CLK )。 u8 : juchibo PORT MAP( address=SIN10B,q=cc4, clock=CLK )。u9: : chiose MAP( c1=cc1,c2=cc2,c3=cc3,c4=cc4,c5=cc7,c6=cc8,cho=sel,q=FOUT)。u13 : am PORT MAP( address=SIN10B,q=cc7, clock=CLK )。u14 : ssb PORT MAP( address=SIN10B,q=cc8, clock=CLK )。 END。(4) 仿真波形及分析通過改變sel可以改變輸出波形，通過改變FWORD頻率控制字改變輸出波形的頻率，本次實(shí)訓(xùn)不用相位改變。因此沒有截圖相位改變。將頻率控制字放在32位加法器的2215位上，然后將輸出放在32位加法器的3122位上，通過32位加法器即控制了頻率，有進(jìn)行了分頻，可謂是兩全其美。3設(shè)計(jì)分析與總結(jié) 故障分析設(shè)計(jì)過程中出現(xiàn)的故障分析故障一：（1）現(xiàn)象：除了正弦波，其他波輸出頻率特別高。（2）原因分析：最先做的時(shí)候其他波形是通過VHD設(shè)計(jì)的，當(dāng)時(shí)沒有進(jìn)行分頻。導(dǎo)致其他波形輸出頻率過高。當(dāng)然之后對(duì)程序進(jìn)行了重新設(shè)計(jì)。將其他波做成了ROM。故障二：（1）現(xiàn)象：波形失真特別嚴(yán)重，示波器需要放大頻率至最大才能看。（2）原因分析：分頻器放大倍數(shù)不夠。故障三：（1）現(xiàn)象：經(jīng)過分頻后，波形依舊失真，即使是最小的頻率控制字依舊失真，三角，方波鋸齒波的尖都圓潤。（2）原因分析：通過二級(jí)運(yùn)放后，由于幅度太大，引起了波形失真。通過滑動(dòng)變阻器降低幅度后解決了失真問題。故障四：（1）現(xiàn)象：AM波形和DSB波形的波峰失真嚴(yán)重。（2）原因分析：由于載波和調(diào)制信號(hào)頻率差距100倍，導(dǎo)致示波器頻率失真，在示波器上波峰位置嚴(yán)重失真。實(shí)驗(yàn)課題本次實(shí)驗(yàn)課程達(dá)到了通過頻率控制字調(diào)節(jié)各種波形的頻率。并且通過ROM做出AM波和DSB波。總結(jié)：經(jīng)過2周的實(shí)驗(yàn)，通過不停的失敗，討論，改進(jìn)，縱欲完成了這次設(shè)計(jì)。這和不放棄的信念是分不開的。雖然遇到很多麻煩。但最后都一一解決了。通過這次課程設(shè)計(jì)，我對(duì)FPGA的整個(gè)開發(fā)過程有了更加深入的了解，并有了實(shí)際動(dòng)手操作的經(jīng)驗(yàn)，讓我更好的掌握了相關(guān)知識(shí)。通過FPGA器件，我們可以方便、快速開發(fā)出很多復(fù)雜的數(shù)字電路以供實(shí)際需要，通過編寫代碼省去了許多硬件連接，增強(qiáng)了系統(tǒng)的可靠性。在設(shè)計(jì)過程中，我們經(jīng)常需要修改、完善系統(tǒng)的功能，這也只是改變代碼并下載到芯片中就行了，省去了很多時(shí)間。本次課程設(shè)計(jì)是2人一組完成，這也鍛煉了我與人合作的能力，這是十分有必要的，因?yàn)榻窈笤诠ぷ髦斜仨氁c人合作才能完成項(xiàng)目。由于EDA理論課程是在很久以前學(xué)習(xí)的，很多知識(shí)點(diǎn)都有遺忘，這給我們完成課程設(shè)計(jì)帶來了一定困難，好在老師對(duì)我們精心指導(dǎo)，學(xué)校也提供實(shí)驗(yàn)室給我們實(shí)驗(yàn)，在與多名同學(xué)討論之后，我們終于克服困難，完成了課程設(shè)計(jì)。
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