【正文】 第三步和第四步可以不分先后。 (5)設計流程的第五步：在 Quartus II 中編譯用戶的設計，最后將設計下載，進行測試驗證。經(jīng)過測試、驗證的設計可以單獨執(zhí)行相應的 DSP 功能。如果 DSP Builder 產(chǎn)生的 DSP15模型只是整個設計中的一個子模塊，那么可以在設計中調(diào)用 DSP Builder 產(chǎn)生的 VHDL 文件，以構成完成的設計。 DSPBulider 設計 DDS 信號發(fā)生模塊利用 DSP Builder 工具設計的 DDS 信號產(chǎn)生模塊原理圖如下圖所示：圖 3 相位累加器圖 4 信號查找表在 Matlab 中使用 DSPBulider 構建 DDS 信號發(fā)生模塊，并利用其提供的功能生成硬件描述語言模塊，在后期的設計中使用，如下圖所示：16圖 5 信號發(fā)生器模塊 QuartusII 中設計 DDS 信號控制模塊 DDS 控制模塊通過改變幅度控制字，頻率控制字和相位控制字的值可以控制 DDS 信號產(chǎn)生模塊輸出信號的幅度，頻率和相位。控制模塊如下圖所示：圖 6 DDS 控制模塊 串口通信模塊按照串口通信協(xié)議，設計了能與 PC 機串口通信的模塊，從而可以通過軟件改變 DDS控制模塊中幅度控制字，頻率控制字和相位控制字。串口通信模塊如下圖所示：17圖 7 串口通信模塊圖 8 上位機軟件184 系統(tǒng)硬件設計 DAC904 模塊圖 9 DAC904 硬件原理圖19圖 10 DAC904 硬件 PCB 圖 濾波器模塊圖 11 濾波器硬件電路5 系統(tǒng)調(diào)試整個系統(tǒng)的功能是在 FPGA 開發(fā)平臺的基礎上實現(xiàn)的，它采用模塊化設計的思想，按整體功能分成多個不同的程序模塊分別進行設計、編程和調(diào)試，最后通過原理圖文件連接起來。這樣有利于子模塊修改和調(diào)試，增強了模塊的可移植性。20 系統(tǒng)仿真及測試結果通過 QuartusII 提供的硬件仿真軟件 SignalTap II 的仿真結果為：圖 12 正弦波圖 13 方波圖 14 三角波21圖 15 鋸齒波 系統(tǒng)實際測試結果圖 16 實際測試圖22總結設計整體上是成功的，實現(xiàn)了所預期的功能。在設計過程中極深刻的體會到由頂向下的結構設計與自下而上的模塊支撐體系思想的重要性，認識到模塊的優(yōu)化與測試對于整體系統(tǒng)功能實現(xiàn)的不可低估的價值。設計中充分考慮到通信系統(tǒng)中的信號同步問題，設計了時鐘同步模塊。隨著電子行業(yè)的迅猛發(fā)展，許多高科技產(chǎn)品應運而生，Altera 公司的 FPGA 芯片無論在處理速度還是存儲容量上都遠遠超過了其他同類產(chǎn)品的性能。到今天看來，單片機的時代已經(jīng)接近飽和，人們在追求更快處理速度，更高精度的過程中也在無形的促使著社會科技水平不斷向前發(fā)展。在做畢業(yè)設計過程中，我們深刻體會到可編程芯片的便利。沒有了繁雜的 PCB 制做，沒有了錯節(jié)信號線帶來的實驗事故，沒有了導線連接帶來的信號差錯，這些便利的獲得，使我們認識到以 FPGA 為代表的一系列產(chǎn)品在研究人員開發(fā)過程中已經(jīng)發(fā)揮了不可替代的作用，必將在以后的時間里，不斷獲得改進，向更高的性價比發(fā)展。因此作為新時代的知識青年的我們，在未來的世界靠我們建設的重擔之下，只有不斷與時俱進，不斷充實自己的知識儲備，在與別人研究合作中鍛煉自我，發(fā)展自我，才能在將來的工作，學習過程中更加的游刃有余。23致謝大學四年，我在光電信息科學技術學院電子信息工程專業(yè)攻讀學士學位；四年后的今天，我?guī)е鴿M心的感激離開這充滿陽光與活力的校園。謹此，我由衷的感謝多年來在學習生活上幫助過我的每一個人。感謝我的指導老師。在畢業(yè)設計的過程中，他自始至終關心督促著進程和進度；不斷的向我們傳授分析和解決問題的辦法，并指出了正確的研究方向，使我在畢業(yè)設計的過程中少走很多彎路。他的嚴謹?shù)目茖W作風、豐富的科研經(jīng)驗一直是我工作、學習中的榜樣。感謝我的同學們，每當我遇到問題而躊躇莫展時，同學們的幫助與鼓勵給了我技術上的指點和心理上的支持，因此我解決了很多知識難題，我也深刻體會到班級大家庭的溫暖。在論文即將完成之際，從開始進入課題到論文的順利完成，離不開老師和同學的指導和幫助，在這里請接受我誠摯的謝意！最后，向所有關心我的學校、學院領導、老師們說一聲：謝謝！參考文獻參考文獻[1] DDS 和 PLL 的掃頻信號源設計[D].南京:南京理工大學,2022. [2] （DDS）的軟件及硬件實現(xiàn) [D].成都: 西南交通大學,2022. [3] FPGA 的函數(shù)信號發(fā)生器設計[D]. 湖南: 湘潭大學,2022. [4] 系統(tǒng)的雜散分析及對策研究[D].西安: 西安科技大學,2022. [5] 鄧耀華,吳黎明,張力鍇, FPGA 的雙 DDS 任意波發(fā)生器設計與雜散噪聲抑制方法[J].儀器儀表學報,2022,30(11):22552261.24附錄本設計使用的程序如下：module dds_ctrl(clk50,rst,aword,fword,pword,xuanze,dds_mod_key,dds_finc_key,dds_ainc_key,dds_fdec_key,dds_adec_key,da_clk)。input clk50,rst。input [1:0] dds_mod_key。input dds_finc_key。input dds_ainc_key。input dds_fdec_key。input dds_adec_key。output [31:0] pword。output [31:0] fword。output [11:0] aword。output [1:0] xuanze。output da_clk。assign pword[31:0]=1239。b0。reg [31:0] fword。reg [11:0] aword。25assign xuanze[1:0]=dds_mod_key[1:0]。assign da_clk=clk50。 //da_clkreg [24:0] finc_key_t。reg [24:0] ainc_key_t。reg [24:0] fdec_key_t。reg [24:0] adec_key_t。initial fword=3239。b10_0000_0000_0000_0000_0000_0000。initial aword=1239。d10。always @(posedge clk50)if(!rst)beginfword=3239。b10000000000000000000000000。endelsebeginif(!dds_finc_key)beginfinc_key_t=finc_key_t+2539。d1。if(finc_key_t=2539。d7000000)beginfinc_key_t=2539。b0。26if(!dds_finc_key)fword=fword+3239。d1000000。endendif(!dds_fdec_key)beginfdec_key_t=fdec_key_t+2539。d1。if(fdec_key_t=2539。d7000000)beginfdec_key_t=2539。b0。if(!dds_fdec_key)fword=fword3239。d1000000。endendendalways @(posedge clk50)if(!rst)beginaword=1239。d10。//024:endelsebeginif(!dds_ainc_key)27beginainc_key_t=ainc_key_t+2539。d1。if(ainc_key_t=2539。d7000000)beginainc_key_t=2539。b0。if(!dds_ainc_key)begin aword=aword+1239。d1。if(aword==1239。d25) aword=1239。d0。endendendif(!dds_adec_key)beginadec_key_t=adec_key_t+2539。d1。if(adec_key_t=2539。d7000000)beginadec_key_t=2539。b0。if(!dds_adec_key)begin aword=aword1239。d1。if(aword==1239。d0) aword=1239。d24。endendendendendmodu