【正文】 需要的用戶使用。這些 LPM 模塊和 IP 核都大大簡化了設(shè)計過程，縮短了開發(fā)周期。Quartus II 支持多種輸入方式，常用的有：（1）原理圖輸入：這種方法最直觀，適合頂層電路的設(shè)計； （2）硬件描述語言輸入：包括 AHDL、VHDL 及 Verilog HDL 輸入。采用硬件描述語言的優(yōu)點易于使用自頂向下的設(shè)計方法、易于模塊規(guī)劃和復用、移植性強、通用性好。 （3）網(wǎng)表輸入：對于在其他軟件系統(tǒng)上設(shè)計的電路，可以采用這種設(shè)計方法，而不必重新輸入，Quartus II 支持的網(wǎng)表文件包括 EDIF、VHDL 及 Verilog 等格式。這種方法的優(yōu)點是可以充分利用現(xiàn)有的設(shè)計資源。在本章的設(shè)計中，采用的是 VHDL 硬件描述語言與原理圖輸入相結(jié)合的方式。一般來說，完整的 FPGA 設(shè)計流程包括電路設(shè)計與輸入、功能仿真、綜合、綜合后仿真、實現(xiàn)、布線后仿真與驗證、板級仿真驗證與調(diào)試等主要步驟。 VerilogHDL 語言簡介 硬件描述語言 HDL 是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。它可以使數(shù)字邏輯電路設(shè)計者利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化(EDA)工具進行仿真，自動綜合到門級電路，再利用 ASIC 或 FPGA 實現(xiàn)其具體功能。12在硬件描述語言出現(xiàn)之前，已經(jīng)有很多成功的軟件設(shè)計語言，比如 :Fortran、Pascal 和 C等，為什么不用這些語言描述硬件?因為這些軟件設(shè)計語言較合適描述順序執(zhí)行的程序，卻難以描述硬件的并發(fā)行為。軟件設(shè)計語言中沒有時序概念，難以描述信號間的時序關(guān)系。硬件描述語言自出現(xiàn)起，發(fā)展非常迅速，已經(jīng)成功應用在數(shù)字邏輯設(shè)計的各個階段，包括設(shè)計、仿真、驗證、綜合等，它們對設(shè)計自動化起到了極大的推動作用。 VerilogHDL語言是硬件描述語言中的一種，它是在 1983 年由 Gat way Design Automation 公司的 philMoothy 首創(chuàng)。在 1984 年一 1985 年，Moorby 設(shè)計出第一個關(guān)于 Verilog 一 XL 的仿真器， 1986 年，他對 VerilogHDL 的發(fā)展又做出了另一個巨大的貢獻，即提出了用于快速門級仿真的 XL 算法，使仿真速度有了很大提高。隨著這種仿真器的流行， verilogHDL 語言得到迅速發(fā)展。 1989 年，Cadence 公司收夠了 Gate Way 公司，VerilogHDL 語一言成為 Cadenee 公司的私有財產(chǎn)。由于 Verilog 私有性，妨礙了使用者之間的交流與共享，為與 vHDL 語言競爭，1990 年，Cadenee 公司決定公開 verilogHDL 語一言?；?verilogHDL 的優(yōu)越性，IEEE 于 1995 年制定了 VerilogHDL 的 IEEE 標準，即 verilogHDL1364 一 1995。采用 Verilog 語言設(shè)計的優(yōu)點有以下幾點: (l)作為一種通用的硬件描述語言，Verilog 易學易用，因為在語法上它與 C 語一言非常類似，有 C 語言編程經(jīng)驗的人很容易發(fā)現(xiàn)這一點。(2)同一個設(shè)計，Verilog 語一言允許設(shè)計者在不同層次上進行抽象。verilog 語言中提供開關(guān)級、門級、RTL 級和行為級支持，一個設(shè)計可以先用行為級語法描述它的算法，仿真通過后，再用 RTL 級描述，得到可綜合的代碼。 (3)Verilog 語言支持廣泛，基本上所有流行的綜合器、仿真器都支持 Verilog。 (4)所有的后端生產(chǎn)廠商都提供 verilog 的庫支持，這樣在制造芯片時，可以有更多的選擇。(5)能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次，模塊的規(guī)?？梢允侨我獾?，語言對此沒有任何限制。(6)VerilogHDL 語言的描述能力可以通過使用編程語言接口(PLI)機制進一步擴展。PLI 允許外部函數(shù)訪問 verilog 模塊內(nèi)部信息、允許設(shè)計者通過軟件程序與仿真器進行交互。 (7)Verilog 語言對仿真提供強大的支持，雖然現(xiàn)在出現(xiàn)了專門的用于驗證的語言，但用verilog 語言直接對設(shè)計進行測試任然是大部分工程師的首選。 FPGA 開發(fā)流程FPGA 開發(fā)一般流程： 電路的設(shè)計與輸入（HDL 描述和原理如圖輸入方法） 功能仿真（前仿真：檢查所設(shè)計的電路是否滿足預先設(shè)想的功能需求） 綜合優(yōu)化（把 RTL 級描述和原理圖描述變成門級網(wǎng)表描述） 綜合后仿真（檢查綜合后的結(jié)果是否和預想的設(shè)計一致） 布局布線 （布局：把門級網(wǎng)表中各個基本硬件單元適配到 FPGA 具體的硬件電路上 ；根據(jù)布局的拓撲結(jié)構(gòu)和 FPGA 的連線資源，把這些基本硬件單元合理的連接起來） 13時序仿真與驗證（后仿真：包含門延遲和傳輸線的延遲，能真是反應 FPGA 的實際工作情況，確保設(shè)計的穩(wěn)定性和可靠性） 調(diào)試與加載配置 以上的任何一步出現(xiàn)問題，都要回到相應的步驟進行重新設(shè)計，知道滿足要求為止。下圖所示為 FPGA 開發(fā)流程圖。 DSPBulider 簡介及開發(fā)流程 DSPBulider 簡介DSP Builder 是美國 Altera 公司推出的一個面向 DSP 開發(fā)的系統(tǒng)級工具，2022 年，Altera 公司推出了 DSP Builder 工具，它將 MATLAB 中的 Simulink 工具和 Altera 設(shè)計工具結(jié)合起來，為用戶提供了一個簡便快捷使用，開發(fā)效率高的設(shè)計平臺。他作為 Matlab的一個 Simulink 工具箱，使得用 FPGA 設(shè)計 DSP 系統(tǒng)完全通過 Simulink 的圖形化界面進行建模、系統(tǒng)級仿真，設(shè)計模型可直接向 VHDL 硬件描述語言轉(zhuǎn)換，并自動調(diào)用QuartusⅡ等 EDA 設(shè)計軟件，完成綜合、網(wǎng)表生成以及器件適配乃至 FPGA 的配置下載，使得系統(tǒng)描述與硬件實現(xiàn)有機的融合為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動化開發(fā)的特點與優(yōu)勢。DSP Builder 依賴于 MathWorks 公司的數(shù)學分析工具 Matlab/Simlink，以 Simulink 的 Blockset 出現(xiàn)。在 DSP Builder 的 Blockset 中，含有 Simulink 工具箱中常用的模型，不同的是它可以實現(xiàn)在 FPGA 芯片上的布局布線。更特別的是，Altera MegaCore 也被嵌入到 DSP Builder 中，這樣用戶可以方便的從 DSP Builder 中調(diào)用 QuartusII 中的 IP 核進行設(shè)計，提高了設(shè)計效率。在 MATLAB 中，原理圖以后綴名 mdl 文件保存，在電路圖設(shè)計好后，用戶便可以通過 SignalCompiler 生成 VHDL 文件和 TCL 腳本文件或者直接生成QuartusII 文件。 DSPBulider 開發(fā)流程14圖 2：DSPBulider 開發(fā)流程圖(1)設(shè)計流程的第一步：在 Matlab/Simulink 中進行設(shè)計輸入，在 Matlab/Simulink 中建立一個模型文件（mdl文件） ，用圖形方式調(diào)用 DSP Builder 和其它 Simulink 庫中的模塊，構(gòu)成系統(tǒng)級或算法級設(shè)計框圖。利用 Simulink 的圖形化仿真、分析功能，分析此設(shè)計模型的正確性，完成模型仿真。第一步設(shè)計同一般的 Matlab/Simulink 建模過程幾乎沒什么區(qū)別，所不同的是，設(shè)計采用了 DSP Builder 庫。(2)設(shè)計流程的第二步：通過 SignalCompiler 把 Simulink 的模型文件轉(zhuǎn)化為硬件描述語言文件，以供其它的EDA（ Quartus II、ModelSim 等）軟件處理，這些軟件不能直接處理 Matlab/Simulink 產(chǎn)生的模型文件，那么 DSP Builder 中的 SignalCompiler 模塊用于完成模型文件到硬件描述語言文件的轉(zhuǎn)換，轉(zhuǎn)換之后的 HDL 文件是 RTL 級（寄存器傳輸級，即可綜合的格式） 。 (3)設(shè)計流程的第三步：執(zhí)行 RTL 級的仿真，DSP Builder 支持自動流程的 ModelSim 仿真。用戶也可以利用第二步產(chǎn)生的 VHDL 文件使用其它的仿真工具軟件手動地進行仿真。(4)設(shè)計流程的第四步：使用第二步 SignalCompiler 產(chǎn)生的 VHDL 文件進行 RTL 級的綜合，網(wǎng)表產(chǎn)生和適配等處理，DSP Builder 支持自動流程和手動流程兩種方式：自動流程中可以選擇讓 DSP Builder 自動調(diào)用 Quartus II 等 EDA 軟件來完成相應的工作；手動模式允許用戶選擇相應的軟件來完成相應的工作，手動模式需要更多的干預，同時提供了更大的靈活性，用戶可以指定綜合、適配等過程的條件。