【導(dǎo)讀】可選擇正弦波，方波，三角波，鋸齒波，TTL，百噪聲，高斯噪聲，直。流，梯形，指數(shù)等常規(guī)波形輸出。信號輸出通道可達2-3路，信號通道可分別。，三角波，占空比可調(diào)的方波以及它們的線性組合；100Hz-20KHz之間能以100Hz為步進進行調(diào)整。角波信號的發(fā)生，并對其各系統(tǒng)組成部分的原理和實現(xiàn)方法進行了說明。方便,功能強大,可擴展性強的特點。信號發(fā)生器編程部分采用硬件描述語言。來實現(xiàn)，能夠完成信號的產(chǎn)生以及波形的選擇等多種控制功能。由于該設(shè)計用FPGA實現(xiàn)，因此具有許多優(yōu)點，比如：在不修改硬。續(xù)、切換速度快等特點。100Hz為步進進行調(diào)整；幅度可調(diào)范圍為0~5V。

　　

【正文】 ge Scale IC）工藝的不斷提高，單一芯片內(nèi)部可以容納百萬個晶體管， FPGA 芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已經(jīng)達到百萬，它所能實現(xiàn)的功能也越來越強大，同時也可以實現(xiàn)系統(tǒng)集成。 （ 2） FPGA 芯片在出廠之前都做過百分之百的測試，不需要設(shè)計人員承 擔(dān) 投資 風(fēng)險和費用，設(shè)計人員值需要在自己的實驗室里就可以同通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計。所以， FPGA 的資金投入小，節(jié)省了許多潛在的花費 [12]。 第 3章 系統(tǒng)設(shè)計流程及 FPGA的運用 19 （ 3） 用戶可以反復(fù)地 編程、擦除、使用者在外圍電路不動的情況下用不同軟件就可實現(xiàn)不同的功能。所以，用 FPGA 試制樣片，能以最快的速度占領(lǐng)市場。 FPGA 軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計工具和編程器等全線產(chǎn)品。電路設(shè)計人員在很短時間內(nèi)就可以完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。當(dāng)電路有少量改動時，不需要具備專門的 IC 深層次的知識， FPGA 軟件易學(xué)易用，可以使設(shè)計人員更能集中精力進行電路設(shè)計，快速將產(chǎn)品推向市場。 FPGA的分類與結(jié)構(gòu) 現(xiàn)場可編程門陣列（ FPGA）的發(fā)展非常迅速 ,到目前為止已經(jīng)形 成了許多不同的結(jié)構(gòu)。按邏輯功能塊的大小來分 ， FPGA可分為細粒度 FPGA和粗粒度 FPGA。其中細粒度 FPGA的邏輯功能塊相對較小 ， 這使得資源可以更加充分的被利用 ， 但缺點是連線和開關(guān)較多 ， 運行速度相對較慢。粗粒度FPGA的邏輯功能塊規(guī)模較大 ， 相對的功能也會較強 ， 但不足之處是資源不能得到充分地利用。如果按著邏輯功能塊的結(jié)構(gòu)來分類 ， 現(xiàn)場可編程門陣列可分為查找表 (LUT,LookUpTable)結(jié)構(gòu)、多路開關(guān)結(jié)構(gòu)和多級與非門結(jié)構(gòu)。其中，在基于查找表的 FPGA結(jié)構(gòu)中， LUT是可編程的最小邏輯構(gòu)成單元。LUT本質(zhì)上 就是一個 RAM，大部分 FPGA采用基于 SRAM的查找表邏輯形成構(gòu)成，就是用 SRAM來構(gòu)成邏輯函數(shù)發(fā)生器。根據(jù) FPGA內(nèi)部連線的結(jié)構(gòu)不同 ， 可分為分段互聯(lián)型和連續(xù)互聯(lián)型。根據(jù)編程方式 ， FPGA可分為一次編程和可重復(fù)編程兩種。 FPGA一般可由三種可編程電路和一個用于存放編程數(shù)據(jù)的 SRAM 組成 ,這三種可編程電路是 ： 輸入 /輸出塊 (I/O Block—簡稱 I/OB)陣 列，可配置邏輯塊 (Configurable Logic Block—簡稱 CLB)陣列及可編程互連網(wǎng)絡(luò)(Programmable Interconnect—簡稱 PI)。 CLB是 FPGA的主要組成部分 ， 是實現(xiàn)邏輯功能的基本單元。每個 CLB均可實現(xiàn)一個邏輯功能小單元。各 CLB之間通過互連網(wǎng)絡(luò)編程連接，以實現(xiàn)復(fù)雜的邏輯功能。其中輸入 /輸出塊排列在芯片周圍，它是可配置邏輯塊與外部引腳的接口。可配置邏輯塊是 FPGA的核心，它以矩陣形式排列在芯片中心。它主要是由邏輯函數(shù)發(fā)生器、觸發(fā)燕山大學(xué)本科 生畢業(yè)設(shè)計（論文） 20 器、數(shù)據(jù)選擇器等電路組成。 IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接 ,通常排列在芯片的四周。其主要是由輸入觸發(fā)器、輸入緩沖器、輸出觸發(fā) /鎖存器和輸出緩沖器組成。每一個 IOB控制一個引腳 ， 可 被配置為輸入、輸出活雙向 I/O功能 [13]?？删幊袒ヂ?lián)資源包括各種長度的 CLB之間和 IOB之間互相連接起來 ， 構(gòu)成各種復(fù)雜功能的系統(tǒng)。另外， FPGA的基 本組 成與生產(chǎn)廠家有關(guān)，不同廠家的器件其結(jié)構(gòu)、工藝技術(shù)和編程方法各不 相同。目前國內(nèi)廣泛使用 Xilinx公司生產(chǎn)的 FPGA器件。 FPGA技術(shù)的運用 FPGA測試技術(shù)簡介 下面對 FPGA 的測試技術(shù)進行簡單的介紹：測試技術(shù)是應(yīng)用于集成電路芯片檢測的一種技術(shù)，本論文討論的基于 FPGA 的低頻信號發(fā)生器用到了FPGA 的器件，測試技術(shù)能夠測試 FPGA 器件 芯片 I/O 引腳的狀態(tài)，也能測試芯片內(nèi)部工作情況以及引線級的斷路和斷路故障，在實際 FPGA 芯片操作中有重要的應(yīng)用。因此在這里對本設(shè)計用到的，也是目前剛剛興起的一種 “ 邊界掃描 ” 技術(shù)做了簡要的研究與討論：邊界掃描是在芯片的每一個 I/O 引腳上設(shè)置一個或幾個單元，它們串行相連形成一個掃描通路，從而構(gòu)成一條掃描鏈。根據(jù)掃描測試定律，對芯片 I/O 引腳上的信號進行控制或測試。由于這條掃描鏈分布在芯片的邊界，故稱為邊界掃描測試（ BST， Board Scan Test）。目前許多公司成產(chǎn)的 FPGA 器件都支持邊界掃描技術(shù)，遵守 IEEE 規(guī)范并為 I/O 引腳以及專用配置引腳提供了 BST 的能力。 本次設(shè)計用的 FPGA 器件之所以首先采用邊界掃描技術(shù)進行測試，是因為邊界掃描技術(shù)有兩大優(yōu)點：一個是方便芯片的故障定位，迅速準(zhǔn)確地測試兩個芯片管腳的連接是否可靠，提高測試檢驗效率；另一個是具有 JTAG 接口芯片，內(nèi)置一些預(yù)先定義好的功能模式，通過邊界掃描通道使芯片處于某個特定的功能模式，以提高系統(tǒng)控制的靈活性和方便系統(tǒng)設(shè)計。 FPGA開發(fā)過程與設(shè)計方法 FPGA 的基本設(shè)計流程分為 三 部分：設(shè)計輸入，設(shè)計實現(xiàn)及設(shè)計驗證。 設(shè)計輸入是將要實現(xiàn) 的邏輯關(guān)系以開發(fā)系統(tǒng)所支持的方式輸入計算機，第 3章 系統(tǒng)設(shè)計流程及 FPGA的運用 21 這是設(shè)計 FPGA 的開始。有多種方法實現(xiàn)設(shè)計輸入，最常用的是原理圖編輯器。它允許用兩種方式進行設(shè)計輸入：（ 1）圖形輸入這種輸入方式允許使用 元件庫中提供的各種常規(guī)門電路及邏輯部件 (宏單元 )設(shè)計電路，并以原理 圖的方式輸入；（ 2）文本輸入這種輸入方式允許使用高級可編程邏輯設(shè)計語 言，如 VHDL、 ABEL、 CUPL 語言等編寫輸入文件 ,也允許直接用布爾方程進行輸入。設(shè)計輸入的目的是要產(chǎn)生一個 XNF(Xilinx Netlist Format)文件， 這是 設(shè)計實現(xiàn)和設(shè)計驗證的 輸入文件。如果同時采用圖形輸入和文本輸入， 則還需要進行歸并 (XNFMERGE)處理，以產(chǎn)生一個完整的 XNF 文件。 設(shè)計實現(xiàn)是設(shè)計開發(fā)過程的核心，其主要任務(wù)是對歸并后的 XNF 文件進行分割、布局 和布線。分割是把 XNF 文件中的邏輯設(shè)計經(jīng)過化簡，分割成為以 CLB 及 I/OB 為基本單元的邏輯設(shè)計。布局是把分割后的邏輯設(shè)計分配到 FPGA 的相應(yīng) CLB 及 I/OB 位置。布 線是對已布局好的 CLB， I/OB進行連線。 Xilinx 開發(fā)軟件具有自動布局、布線功能，它 能在布局、布線 過程中采用一系列優(yōu)化程序，找出最佳布局、布線方案。設(shè)計 實現(xiàn)的最 終目的是產(chǎn)生符合設(shè)計要求的比特流文件。這是用來為 FPGA 芯片裝載的二進制文件。 設(shè)計驗證主 要是對電路進行仿真測試。仿真測試包括功能仿真和實時仿真。功能仿 真假設(shè)信號通過每個邏輯門產(chǎn)生同樣的延遲時間 ()，而通過路徑?jīng)]有延時。這種仿 真可測試系統(tǒng)功能是否滿足設(shè)計要求。實時仿真是在布局布線后進 行，它能按照所選器 件的實際延遲時間進行模擬，主要用來驗證系統(tǒng)的時序關(guān)系。 設(shè)計輸入、設(shè)計實現(xiàn)和設(shè)計驗證三個部分交替進行，最后得到完全滿足設(shè)計要求的二進制文件。用該文件通過加載電纜或編程 EPROM 對 FPGA 加載， 即可得到用戶需要 的專用集成電路芯片。 下面介紹幾種 FPGA 的設(shè)計方法 （ 1） 時鐘信號分配技術(shù)。時鐘分配網(wǎng)絡(luò)是 FPGA 芯片中的特殊布線資源 ,由特定的引 腳和特定的驅(qū)動器驅(qū)動 ， 只能驅(qū)動芯片上觸發(fā)器的時鐘輸入端或 者 除了時鐘輸入端外有 限的一些負載 ,其反相功能一般可在可編程邏輯塊 (CLB)或可編程輸入輸出塊 (I/OB)內(nèi) 部實現(xiàn) ， 其目的是為設(shè)計提供小延遲燕山大學(xué)本科 生畢業(yè)設(shè)計（論文） 22 偏差的時鐘信號。因此， FPGA 特別適合于同步電路 設(shè)計技術(shù)，盡可能減少使用的時鐘信號種類。而在 TTL 電路設(shè)計中經(jīng)常采用的由組合邏 輯生成多個時鐘，然后分別驅(qū)動多個觸發(fā)器以裝入 和保持數(shù)據(jù)的設(shè)計方法，對 FPGA設(shè) 計是不適用的。 因為，這樣做會使得時鐘種類很多，不能利用專用的時鐘驅(qū)動器和專用 的時鐘布線資源，時鐘信號只能由通用的布線資源拼湊而成，各個負載點上的時鐘延遲偏差很大，會引起數(shù)據(jù)保持時間問題，降低工作速度。對 FPGA 設(shè)計而言，更有效的方法是使用一個時鐘信號，而 由組合邏輯生成多 個時 鐘使能信號，分別驅(qū)動觸發(fā)器的時鐘使能端，所有觸發(fā)器的數(shù)據(jù)裝入都 由同 一個時鐘控制，但只有時鐘使能信號有效的觸發(fā)器才會裝入數(shù)據(jù)，時鐘 使能信號無效的觸發(fā)器則保持數(shù)據(jù)。這種方法充分發(fā)揮了 FPGA器件體系結(jié) 構(gòu)的優(yōu) 勢，是設(shè)計者應(yīng)該盡量使用的設(shè)計技巧。 （ 2） 人工干預(yù)自動布局布線。經(jīng)過 FPGA 生產(chǎn)廠家的不斷努力， FPGA自動 設(shè)計 工具逐漸趨于完善，可以獲得較高的布通率和芯片資源利用率。對一般 應(yīng)用 ，使用自動設(shè)計工具往往就可以了。但對于一些性能要求較高或者邏輯 功能比較復(fù)雜的設(shè)計來說， FPGA 自動 設(shè)計工具的自動布局、布線結(jié)果往往不 能 滿足要求，此時比較有效的方法就是在原理圖一級手工干預(yù)邏輯分割和 布局布線，以及使用強迫文件 (CST 文件 )干預(yù)自動布局布線。對于XC200， XC300 系列 FPGA 設(shè)計，用戶可使用 CLBMAP 機制控制邏 輯分割，將某些功能映 射到特定的可編程邏輯塊 (CLB)中；對于 XC400 系列的FPGA 設(shè)計，可使用 FMAP 和 HMAP 機制實現(xiàn)邏輯分割。此外，可以通過元件符號定位機制 (LOC)控 制觸 發(fā)器、三態(tài)驅(qū)動器、可編程邏輯塊等在 系統(tǒng)芯片中的指定位置 [14]。一般來說， 使用三態(tài)驅(qū)動器構(gòu)成內(nèi)部三態(tài)總線和使用XC4000 系列的硬宏單元時人工指 定位置，否則自動布局布線的結(jié)果往往很差。 （ 3） 采用冗余技術(shù)。重復(fù)設(shè)置相同的電路單元以盡可能地減輕信號負載 和縮短互連延遲，是 FPGA 設(shè)計中獲取高性能的一種常用方法。同時，在使用 多片 FPGA 芯片時，重復(fù)設(shè)置相同的電路單元，可以減少對 FPGA芯片引腳數(shù) 量的需求。因為，隨著 FPGA 芯片引腳數(shù)的增加，其成本也大幅度增加。在設(shè) 計中采用此項技術(shù)，對降低成本取得了較好的效果。 第 3章 系統(tǒng)設(shè)計流程及 FPGA的運用 23 FPGA的編程與配置 本設(shè)計所用到的 FPGA 器件需要進行編程與配置，本小節(jié)將介紹有關(guān)FPGA 的編程與配置的相關(guān)方法。 首先，介紹 FPGA 器件編程配置與傳統(tǒng)方法相比的的優(yōu)勢。在傳統(tǒng)的數(shù)字電路設(shè)計中，把器件焊接在電路板上是設(shè)計的最后步驟。當(dāng)設(shè)計需要修改時，設(shè)計者需要花費大量的時間修改電路、重新調(diào)試并重新設(shè)計印制電路板。 FPGA 的出現(xiàn)改變了這一切。設(shè)計者可以在未涉及具體電路時就把 FPGA焊接在印制電路板上，然后在設(shè)計調(diào)試時可以隨意改變整個電路的硬件邏輯關(guān)系，而不必改變電路板的結(jié)構(gòu)。這一切主要是因為 FPGA 的在線可變成或小紅新配置功能。 然后，說明目前大規(guī)?？删幊唐骷Ｒ姷娜N編程方式： （ 1） 基于 EEPROM 或 Flash 技術(shù)。例如 Lattice 的 Lattice XP 系列 FPGA就采用了 Flash 技術(shù)。 （ 2） 基于 SRAM 查找表的編程單元。該類器件的編程信息能保持在SRAM 中， SRAM 在掉電后編程信息立即丟失。這類器件的編程一般成 為配置（ Configure）。大部分的 FPGA 采用該種編程工藝。 （ 3） 基于反熔絲編程單元。此編程方法是一次可編程的。例如 Xilinx的早期 FPGA。針對 PLD 器件不同的內(nèi)部結(jié)構(gòu)，各公司提供了不同的器件配置方式。在此以 Altera 公司的器件為例進行介紹。 Altera PLD 的配置可同通過編程器、 JATG 接口在線編程及在線配置等三種方式進行。 Altera 器件編程的連接硬件包括 ByteBlasterⅡ 并口下載電纜、 ByteBlasterMV 并口下載電纜、 MasterBlaster 串行 /USB 通信電纜、 BitBlaster 串口下載電纜。 Altera還提供 EPCI、 EPC EPC16 和 EPC1441 等 PROM 專用配置芯片。 其次，介紹本系統(tǒng)涉及的 FPGA 器件的幾種配置方式： （ 1） 利用 ByteBlasterⅡ 并口下載電纜進行配置 （ 2） 利用 ByteBlasterMV 并口下載電纜進行配置 （ 3） 利用 MasterBlaster 串行 /USB 通信電纜進行配置 （ 4） 利用 BitBlaster 串行下載電纜進行配置 （ 5） 利用 FPGA 的專用芯片進行配置 燕山大學(xué)本科 生畢業(yè)設(shè)計（論文） 24 （ 6） 使用單片機配置 FPGA （ 7） 使用 CPLD 配置 FPGA FPGA產(chǎn)品介紹及型號選擇 本小節(jié)介紹 FPGA 的主要生產(chǎn)廠商以及它們的產(chǎn)品，并且說明本課題在實際應(yīng)用中所選取的 FPGA 的類型。 FPGA 主要產(chǎn)品列舉如下： 公司的 FPGA 器件系列