【正文】 放大部分采用的是比例運算放大器，因為為了方便調(diào)節(jié)放大倍數(shù)，因此采用了一個滑動變阻器，可以看出，電壓放大倍數(shù)可在 0 到 10 倍之間。電路圖設計如下： 總電路圖設計見附錄 1 和附錄 2。5 系統(tǒng)軟件設計軟件設計概述：本設計使用的軟件主要是 ModelSim SE 和 Quartus II 兩個軟件，用 Quartus II 主要是用來程序仿真 ﹑畫頂層原理圖和生成子基于 FPGA 的信號發(fā)生器設計論文 20 模塊圖。ModelSim SE 主要用來波形仿真。 相應波形的仿真結(jié)果如下圖所示1，正弦波仿真波形圖如下圖所示 FRCT：相位控制端；CLK：時鐘輸入；SINOUT：正弦波輸出；VSIN：正弦波地址寄存器；2，方波仿真波形圖如下圖所示CLK：時鐘輸入；FRCT：相位控制端；SQUOUT：方波輸出；3，三角波仿真波形圖如下圖所示CLK：時鐘輸入；基于 FPGA 的信號發(fā)生器設計論文 21 FRCT：相位控制端；TRIOUT：三角波輸出：4，鋸齒波仿真波形圖如下所示5，直流仿真波形如下圖所示 基于 FPGA 的信號發(fā)生器設計論文 22 開始頻率按下控制否 調(diào)用頻率控制模塊返回 讀入按鍵數(shù)值按鍵控制NY 頻率控制模塊流程圖基于 FPGA 的信號發(fā)生器設計論文 23 開始波形選擇控制進行波形的調(diào)用確認鍵調(diào)用波形選擇程序返回NNN 選擇波形電路設計流程圖 系統(tǒng)源程序系統(tǒng)程序見附錄 3。6 制作 FPGA 信號發(fā)生器的步驟 本課題的制作是分這幾個步驟完成的： ⑴、查閱大量的資料，完成開題報告。在這個過程中我經(jīng)常到圖書館查閱單片機以及位移測量的相關(guān)資料，同時我也經(jīng)常上網(wǎng)搜索這方面的資料，知識總是在不斷積累的過程中了解和掌握的。⑵、確定方案。制作信號發(fā)生器的方法有很多，本課題要用到 FPGA 技術(shù)，所以選擇的是 Altera 公司的 EP1C12 系列 ⑶、復習所要用到的硬件知識?；?FPGA 的信號發(fā)生器設計論文 24 ⑷、硬件設計。硬件設計主要是指畫硬件電路，在這里要用到一個畫圖軟件 Protel。畫硬件電路不僅可以體現(xiàn)一個人的基礎知識掌握這樣不僅看的時候好看，也以節(jié)約資源。 ⑸、軟件設計。7 總結(jié)通過此次設計，讓我深深的感覺到自己所學知識真是非常的淺薄。面對電子技術(shù)日新月異的發(fā)展，利用 EDA 手段進行設計已成為不可阻擋的趨勢。相對于傳統(tǒng)至底向上的設計方式，自上而下的設計具有其顯著的優(yōu)越性。利用 EDA 設計軟件輔助設計，方便快捷，減少了錯誤率的產(chǎn)生，縮短了產(chǎn)品的設計及上市周期，既減輕了設計工作量又滿足了商業(yè)利益的需求。該系統(tǒng)以 FPGA10K10 器件為核心部件，可利用軟件編程實現(xiàn)了對 D/A 轉(zhuǎn)換信號的處理。努力做到了線路簡單、高性價比的特點，充分利用了軟件編程，彌補了硬件元器件的不足。在設計過程當中，遇到了軟件操作不熟練，程序編寫不規(guī)范等諸多問題，通過對問題的總結(jié)分析得出,應用軟件的主要功能必須熟練操作，才能提高工作效率，需要規(guī)范操作的地方必須嚴格按照使用說明操作，避免由于軟件使用不當造成的錯誤產(chǎn)生。程序的編寫格式必須規(guī)范，模塊、端口以及信號變量的命名應當反映實際意義，縮進格式工整明了，方便閱讀理解，這樣有利于程序的編寫，有利于分析調(diào)試，也有利于程序的重復使用。此次課題的設計已告一段落，在這次畢業(yè)設計過程中需要用一些不曾學過的東西時，就要去有針對性地查找資料，然后加以吸收利用，以提高自己的應用能力，而且還能增長自己見識，補充最新的專業(yè)知識，學會了一些編程方面的常用算法。作為一名電子專業(yè)的畢業(yè)生，我將會繼續(xù)在新技術(shù)的道路上不斷鉆研、開拓進取。相信通過此次設計的鍛煉，我對專業(yè)知識和技能的掌握將更加牢靠，在今后的工作和學習中，必將使我受益匪淺，取得應有的優(yōu)勢?；?FPGA 的信號發(fā)生器設計論文 25 參考文獻[1]潘松，黃繼業(yè). EDA 技術(shù)實用教程（第二版）. 北京科學出版社. [2]億特科技. CPLD/FPGA 應用系統(tǒng)設計與產(chǎn)品開發(fā). 人民郵電出版社. [3]李輝. PLD 與數(shù)字系統(tǒng)設計. 西安電子科技大學出版社. [4]王志鵬，付麗琴. 可編程邏輯器件開發(fā)技術(shù) MAX+PLUS [5]王道先. VHDL 電路設計技術(shù). 北京國防工業(yè)出版社. [6] 趙不賄. 在系統(tǒng)可編程器件與開發(fā)技術(shù). 機械工業(yè)出版社. [7] 曾繁泰. EDA 工程的理論與實踐. 電子工業(yè)出版社. [8] 尹佳喜，尹 仕. 基于 CPLD 的三相多波形函數(shù)發(fā)生器設計[9] 高淼. 基于 FPGA 的自治型 SPWM 波形發(fā)生器的設計[10] 李剛強. FPGA 設計中關(guān)鍵問題的研究 基于 FPGA 的信號發(fā)生器設計論文 26 致 謝本文是在我的指導老師陳曉靜講師的悉心指導下完成的，從論文的選題到最后的定稿都凝聚著陳老師的心血。四年來，學校各位老師高超的學術(shù)思想、淵博的學術(shù)知識、豐富的學術(shù)經(jīng)驗、嚴謹?shù)闹螌W態(tài)度、豁達的為人風格和不斷開拓進取的科學研究風尚都直接、間接和潛移默化地影響著我，使我始終充滿不斷求知求新和拓展學術(shù)領(lǐng)域的熱情。在學業(yè)即將完成之際，謹向各位恩師表示我最衷心的感謝！除此以外，還要感謝各位同學的熱情幫助和鼓勵，四年的學習生活，我們結(jié)下了深厚的友誼。當我在學習生活中遇到一些問題和煩惱時，是他們給予我及時的幫助和熱心的鼓勵，我會加倍珍惜同學之間的這種友誼。我還要深深的感謝支持和鼓勵我的家人，是他們默默的付出，使我能夠無牽掛的學習，我只有更加努力的學習與工作，才能回報他們的關(guān)愛。另外由于該方面的設計水平有限，所以存在著許多缺陷和失誤，懇請老師批評指正最后，謹向所有關(guān)心、幫助和支持過我的老師、同學和家人們表示衷心的感謝！基于 FPGA 的信號發(fā)生器設計論文 27 附錄 1 基于 FPGA 的信號發(fā)生器設計論文 28 基于 FPGA 的信號發(fā)生器設計論文 29 附錄 2基于 FPGA 的信號發(fā)生器設計論文 30 基于 FPGA 的信號發(fā)生器設計論文 31 基于 FPGA 的信號發(fā)生器設計論文 32 附錄 3：主要程序module singlt(clk,dout)。input clk。output [7:0]dout。wire[7:0]dout。reg[5:0]Q1。always @(posedge clk)beginQ1=Q1+1。enddata_rom u1(.address(Q1),.q(dout),.inclock(clk))。endmoduleFPGA 的信號發(fā)生器設計論文 33