【導(dǎo)讀】制、教學(xué)等領(lǐng)域應(yīng)用十分廣泛。隨著我國經(jīng)濟和科技的發(fā)展，對相應(yīng)的測試儀器和測試手。段也提出了更高的要求，信號發(fā)生器己成為測試儀器中至關(guān)重要的一類。在對直接數(shù)字頻率合成技術(shù)充分了解后，本文選擇以。文中詳細(xì)闡述了直接數(shù)字頻率合成、波形產(chǎn)生以及調(diào)幅模塊的設(shè)計，并給出了相應(yīng)的仿真結(jié)果。本文最后給出了整個系統(tǒng)的仿真結(jié)果，即正弦波、方波、鋸齒波的波形輸出。

　　

【正文】 項工程，都必須首先為此工程建立一個放與此工程相關(guān)的所有文件的文件夾，此文件夾將被 EDA 軟件默認(rèn)為工作庫（ Work Libray）。 、名稱和頂層實體。在圖 31 中設(shè)當(dāng)文本 框內(nèi)設(shè)置路徑、名稱和頂層實體名，名稱和頂層實體名必須相同，且不能用中文名。設(shè)置好后單擊 Next 按鈕。 圖 31 指定項目目錄、名稱和頂層實體 ，執(zhí)行默認(rèn)操作，單擊 Next 按鈕。 Altera 器件系列。本設(shè)計采用 CycloneⅡ系列的 EP2C35F672C8 芯片。 EDA 工具，默認(rèn)操作，單擊 Next 按鈕。 。確認(rèn)無誤后，單擊 Finish 按鈕，結(jié)束新建工程向?qū)В鐖D 32 所示。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 15 圖 32 審查工程 新建 Verilog 源文件 選擇 File→ New 命令，顯示如圖 34 界面，選擇 Verilog HDL File，單擊 OK 按鈕，進(jìn)入源文件編輯區(qū)，輸入源程序并保存文件，將 Verilog源程序添加進(jìn)工程，即 Add Current File To Project。 工程編譯 Quartus II 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對設(shè)計項目的檢錯、邏輯綜合和結(jié)構(gòu)綜合。即將設(shè)計項目適配進(jìn) FPGA/CPLD 目標(biāo)器中，同時產(chǎn)生多種用途的輸出文件，如功能和時序仿真文件、器件編程的目標(biāo)文件等。編譯器首先從工程設(shè)計文件間的層次結(jié)構(gòu)描述 中提取信息，包括每個低層次文件中的錯誤信息，供設(shè)計者排除，然后將這些層次構(gòu)建產(chǎn)生一個結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件，并把各層次中所有的文件結(jié)合成一個數(shù)據(jù)包，以便更有效的處理。首先選擇 Processing 菜單中的 Start Compilation選項，啟動全程編譯，或者直接單擊工具欄上的編譯按鈕。注意這里所謂的編譯（ Compilation）包括 Quartus II 對設(shè)計輸入的多項處理操作，其中包括排錯、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時序 分析等。 生成模塊電路 源程序工程編譯無誤后，可生成模塊電路。選擇 File→ Create/Update→ Create Symbol Files For Current File，例如圖 33 所示的是一個由 Verilog 源程序生成的乘法器。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 16 圖 33 乘法器 新建 Block Diagram/Schematic File 并添加模塊電路 Quartus II 軟件里選擇 File→New 打開新建文件夾對話框，選擇 Block Diagram/Schematic File，單擊 OK，即建立了一 個空的頂層模塊。 ，選擇 Insert→ Symbol,打開一個 Symbol 對話框 ,如圖 34 所示，選擇已有模塊，則可將其添加到頂層模塊中。將各模塊連接后，則可得系統(tǒng)的完整模塊圖。 圖 34 Symbol 對話框 設(shè)計 Vector Waveform File ，選擇 File→ New→ Others 打開對話框，選擇 Vector Waveform File，新建波形文件。 ，設(shè)置仿真時間， Edit→ End Time 打開如圖 35 對話框。設(shè)置時鐘信號周期、 占空比，在波形文件中單擊時鐘信號（ clk），選擇 Value→ Clock，彈出如圖35 所示對話框。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 17 圖 35 設(shè)置仿真時間 函數(shù)信號發(fā)生器的系統(tǒng)設(shè)計 早期的 DDS 系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個電路系統(tǒng)運行頻率的升高，采用分離器件構(gòu)建的 DDS 電路有其自身無法克服的缺點，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。后來出現(xiàn)的專用 DDS 芯片極大的推動了 DDS 技術(shù)的發(fā)展，但專用 DDS 芯片價格昂貴，且無法實現(xiàn)任意波形輸出。近來， CPLD 及 FPGA 的發(fā)展為實現(xiàn) DDS 提供了更好的技術(shù)手段。 FPGA 的應(yīng)用不僅使得數(shù) 字電路系統(tǒng)的設(shè)計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時鐘頻率已可達(dá)到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。 用 FPGA 設(shè)計 DDS 電路比采用專用 DDS 芯片更為靈活。因為，只要改變 FPGA 中的ROM 數(shù)據(jù)， DDS 就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。相比之下 FPGA 的功能完全取決于設(shè)計需求，可以復(fù)雜也可以簡單，而且 FPGA 芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求 。另外，將 DDS設(shè)計嵌入到 FPGA 芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。因此，采用 FPGA 來設(shè)計 DDS 系統(tǒng)具有很高的性價比。用 FPGA可以非常方便的實現(xiàn) DDS 系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場編程進(jìn)行電路的修改。 本系統(tǒng)是在基于 DDS 技術(shù)的基礎(chǔ)上，產(chǎn)生 3 種信號波形，分別為正弦波、方波、鋸齒波。其中，正弦波采用查找表法產(chǎn)生其基本波形。方波以 DDS 相位累加器的溢出信號為輸入，計算得出其基本波形。鋸齒波以 DDS 相位累加器輸出信號的高 8 位為輸入，得到其基本波形。本系統(tǒng)通過輸入 頻率控制字控制輸出波形的頻率實現(xiàn)調(diào)頻功能；通過改變徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 18 乘法器的倍乘輸入數(shù)據(jù)，控制波形幅度的改變，實現(xiàn)調(diào)幅功能。 系統(tǒng)總體設(shè)計 本系統(tǒng)采用 Altera 公司生產(chǎn)的 FPGA 器件 CycloneII 系列芯片 EP2C35F672C8，該芯片存儲器密度為 33216 個邏輯單元（ LE），總的 RAM 空間為 483840 位，包括了 18 18位乘法器， 105 個 M4K RAM 塊，有 16 個全局時鐘網(wǎng)絡(luò)，內(nèi)嵌 4 個鎖相環(huán)電路，最大用戶I/O 引腳數(shù)為 475 個，并且支持多種不同的單端和高速差分 I/O 標(biāo)準(zhǔn)。 本系統(tǒng)由 FPGA 芯片、鍵盤、數(shù) 碼管、數(shù)模轉(zhuǎn)換以及低通濾波和后級放大電路組成。設(shè)計時分兩大部分進(jìn)行，波形模塊和外圍電路模塊。其中 DDS 頻率合成模塊、波形產(chǎn)生模塊、調(diào)幅模塊為數(shù)字電路，由 FPGA 芯片實現(xiàn)。外圍電路模塊為模擬電路，主要完成輸出波形的低通濾波及增益放大功能。本系統(tǒng)主要實現(xiàn)數(shù)字電路部分的設(shè)計。系統(tǒng)的總體硬件結(jié)構(gòu)如圖 36 所示。 C y c l o n e ⅡE P 2 C 3 5 F 6 7 2 C 8D A C 9 0 4 E低 通 濾波 器后 級 放大 電 路鍵 盤數(shù) 碼 管輸 出 圖 36 系統(tǒng)硬件框圖 FPGA 系統(tǒng)設(shè)計流程 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 19 相 位 累 加器頻 率 字 寄存 器時 鐘 信 號頻 率 控 制 字幅 度 控 制 字調(diào) 幅 乘 法器 或 者 除法 器波 形 輸 出相 位 累 加 器正 弦波 形三 角波 形方 波波 形鋸 齒波 形選 擇 波 形 圖 37 FPGA 設(shè)計框圖 FPGA 實現(xiàn)的主要功能是： (1)保存頻率控制字，并構(gòu)成相位累加器，用相位累加器輸出信號產(chǎn)生波形； (2)用內(nèi)部存儲模塊構(gòu)成存放正弦波數(shù)據(jù)的 ROM 數(shù)據(jù)表； (3)實現(xiàn)乘法器設(shè)計，幅度控制字輸入，用于波形的幅度調(diào)節(jié)。 本系統(tǒng)可實現(xiàn)固定波形和任意波形的輸出。 DDS 模塊中的由一個 32 位的加法器和一個相位寄存器構(gòu)成，加法器以頻率控制字 K 作為步長進(jìn)行加法運算，和滿時清零，重新進(jìn)行計算。相位累加器高 8 位作為地址進(jìn)行 ROM 表查詢，本設(shè)計 ROM 表中存儲正弦數(shù)據(jù)，用于生成正弦波形， ROM 表中也可存儲其它波形數(shù)據(jù)，生成任意波形。 同時 相 位累加器高 8 位作為地址 送入方波產(chǎn)生模塊，輸出方波。累加器高十位輸出同時送入鋸齒波發(fā)生模塊，生成鋸齒波 和三角波模塊 。本設(shè)計是在同步時鐘 clk 信號下協(xié)調(diào)工作的。 FPGA 系統(tǒng)模塊設(shè)計 系統(tǒng)模塊設(shè)計如圖 38 所示。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 20 頂 層 模 塊波 形 選 擇 模塊D D S 控 制 模塊調(diào) 幅 模 塊方 波三 角 波 頻 率 控 制字 輸 入3 2 位 相 位累 加 器正 弦 R O M鋸 齒 波 圖 38 FPGA 設(shè)計模塊圖 整個設(shè)計有一個頂層模塊設(shè)計，按照功能要求劃分為三個模塊，即 DDS 控制模塊、波形產(chǎn)生模塊、調(diào)幅模塊。函數(shù)信號 的選擇模塊 ，主要是由用 FPGA 設(shè)計的 DDS 模塊控制的，其由加法器及相位寄存器構(gòu)成的相位累加器和 ROM 數(shù)據(jù)表構(gòu)成。 系統(tǒng)整體原理圖如圖 39 所示。如圖 39 所示，系統(tǒng)共有 多 個輸入信號和 1 個輸出信號。 5 個輸入信號分別是時鐘信號、復(fù)位信號、頻率控制字、頻率鎖存信號、調(diào)幅信號，調(diào)幅模式選擇信號，波形選擇信號。 1 個輸出信號是 最終波形的輸出， 本系統(tǒng)實現(xiàn)信號波形輸出，方便調(diào)頻、調(diào)幅。 輸入信號端口說明如下： clk：時鐘信號，為系統(tǒng)提供 50MHZ 的時鐘信號。 rstn：復(fù)位信號，低電平有效。 Fcw[31..0]：頻率控制字，控制輸出波形頻率，實現(xiàn)系統(tǒng)的調(diào)頻功能。 LOAD：頻率鎖存信號，上升沿到來時刻，對頻率控 制字進(jìn)行鎖存后，將其送入 DDS模塊，經(jīng)相位累加，實現(xiàn)頻率合成。 Set_fudu[2..0]：調(diào)幅信號，實現(xiàn)波形的幅度調(diào)節(jié)。此信號用 3 位二進(jìn)制表示， 當(dāng) max位高電平的時候進(jìn)行放大，相仿的情況下位縮小。 輸出信號端口說明如下： DA1[9..0]： 波形輸出。 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 21 V C Cc lk IN P U TV C Crs t n IN P U TV C CLOAD IN P U TV C Cs et [ 1. . 0] IN P U TV C Cm ax _m in IN P U TV C Cs et _f udu[ 2. . 0] IN P U TV C CF C W [ 31 . . 0] IN P U Tda t a_ ou t [ 10 . . 0]O U T P U Taddr[ 8. . 0] w av e[ 7. . 0]rom _s inins t 3ad dr[ 8. . 0] w av e[ 7. . 0]juc hiins t 6ad dr[ 8. . 0] w av e[ 7. . 0]s an jiaoins t 7ad dr[ 8. . 0] w av e[ 7. . 0]s qu areins t 8s in[ 7. . 0]s anjiao[ 7. . 0]juc hi[ 7. . 0]f angbo[ 7. . 0]s et [ 1. . 0]dat a[ 7. . 0]s etins t 2m ax _m ins et [ 2. . 0]da t a[ 7. . 0]da t a_ ou t [ 10 . . 0]t iao f uins t 4c lkrs t nda t a[ 31 . . 0]ad d[ 8. . 0]da t a_ ou t [ 31 . . 0]df f 32ins tc lkrs t nLOADF C W [ 31 . . 0]D AT A[ 31 . . 0]reg _f c wins t 5f c w [ 31. . 0]dat a[ 31. . 0]addr_out [ 31. . 0]addrins t 10 圖 39 系統(tǒng)整體原理圖 徐州工程學(xué)院畢業(yè)設(shè)計 (論文 ) 22 4 系統(tǒng)模塊設(shè)計及仿真 頻率寄存器模塊設(shè)計 該模塊主要功能是鎖存頻率控制字， LOAD 信號上升沿到來時刻，鎖存頻率控制字，將頻率控制字送入 DDS 模塊，進(jìn)行相位累加，實現(xiàn)頻率合成，確定輸出波形頻率。該模塊的結(jié)構(gòu)框圖如圖 41 所示。 c lkrs tnLOADF C W [31. .0]D AT A[ 31. .0]reg _f c wins t5圖 41 頻率寄存器模塊結(jié)構(gòu)框圖 各端口說明如下： Rstn：復(fù)位信號，低電平有效。 FCW[31..0]：頻率控制字輸入。 lLOAD：頻率鎖存信號，上升沿時刻鎖存頻率控制字。 DATA[31..0]：頻率控制字輸出，送入 DDS 模塊，確定輸出波形頻率。 頻率寄存器模塊功能設(shè)計的 VerilogHDL 程序如下： library ieee。 use 。 use 。 entity reg_fcw is port ( Host Side clk:IN STD_LOGIC。 rstn,LOAD:in std_logic。 FCW: in std_logic_vector(31 downto 0)。 DATA:OUT std_logic_vector(31 downto 0) )。 end reg_fcw 。 A