【導(dǎo)讀】直接數(shù)字頻率合成是二十世紀(jì)七十年代初提出的一種個(gè)數(shù)字的頻率。合成技術(shù)，其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。由于現(xiàn)場(chǎng)可編程門陣。技術(shù)，極大的提高信號(hào)發(fā)生器的性能，降低生產(chǎn)成木。社會(huì)信息化程度的提高，電子行業(yè)也經(jīng)歷著日新月異的變化。用儀器之一，設(shè)計(jì)信號(hào)發(fā)生器具有實(shí)際應(yīng)用的意義。波形發(fā)生器即通常所說(shuō)的信號(hào)發(fā)生。器是一種常用的信號(hào)源，它具有信源的所有特點(diǎn)。信號(hào)源有很多種，包括正弦波信號(hào)源、波形發(fā)生器廣泛應(yīng)用于通信、雷達(dá)、測(cè)控、電子對(duì)抗以及現(xiàn)代化儀器儀表等領(lǐng)域，確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時(shí)輸出波形相位連續(xù)等。正弦振蕩，獲得所需頻率。統(tǒng)、振動(dòng)激勵(lì)、通訊和儀器儀表領(lǐng)域。的頻率，采樣的頻率可達(dá)。以及新近開(kāi)發(fā)的VXI模塊。由于VXI總線的逐漸成熟和對(duì)測(cè)量?jī)x器的高要求，在很多領(lǐng)。在民用方面，VXI模塊遠(yuǎn)遠(yuǎn)不如臺(tái)式儀器更。如波形輸出期間，微處理器因?yàn)槭チ丝偩€控制權(quán)，

　　

【正文】 FPGA 進(jìn)行配置。配置芯片在每次系統(tǒng)上電以后自動(dòng)將配置文件加載到FPGA 中形成電路。 顯示單元電路 液晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點(diǎn) ,在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中得到越來(lái)越廣泛的應(yīng)用。 這里介紹的字符型液晶模塊是一種用 5x7點(diǎn)陣圖形來(lái)顯示字符的液晶顯示器 ,根據(jù)顯示的容量可以分為 1行 16個(gè) 字、 2行 16個(gè)字、 2行 20個(gè)字等等 ,這里以常用的 2行 16個(gè)字的 162液晶模塊來(lái)介紹它的編程方法。 162液晶模塊引腳介紹 162采用標(biāo)準(zhǔn)的 14腳接口 ,其中 : 第 1腳： VSS為地電源 第 2腳： VDD接 5V正電源 第 3腳： V0為液晶顯示器對(duì)比度調(diào)整端 ,接正電源時(shí)對(duì)比度最弱 ,接地電源時(shí)對(duì)比度最高 ,對(duì)比度過(guò)高時(shí)會(huì)產(chǎn)生 “ 鬼影 ”, 使用時(shí)可以通過(guò)一個(gè) 10K的電位器調(diào)整對(duì)比度 第 4腳： RS為寄存器選擇 ,高電平時(shí)選擇數(shù)據(jù)寄存器、低電平時(shí)選擇指令寄存器。 第 5腳： RW為讀寫信號(hào)線 ,高電平時(shí)進(jìn)行讀操作 ,低電平時(shí)進(jìn)行寫 操作。當(dāng) RS和 RW共同為低電平時(shí)可以寫入指令或者顯示地址 ,當(dāng) RS為低電平 RW為高電平時(shí)可以讀忙信號(hào) ,當(dāng) RS為高電平 RW為低電平時(shí)可以寫入數(shù)據(jù)。 第 6腳： E端為使能端 ,當(dāng) E端由高電平跳變成低電平時(shí) ,液晶模塊執(zhí)行命令。 第 7～ 14腳： D0～ D7為 8位雙向數(shù)據(jù)線。 第 15～ 16腳：空腳 162液晶模塊內(nèi)部的字符發(fā)生存儲(chǔ)器（ CGROM)已經(jīng)存儲(chǔ)了 160個(gè)不同的點(diǎn)陣字符圖形 ,如表 1所示 ,這些字符有：阿拉伯?dāng)?shù)字、英文字母的大小寫、常用的符號(hào)、和日文假名等 ,安徽 理工大學(xué)畢業(yè)設(shè)計(jì) 23 每一個(gè)字符都有一個(gè)固定的代碼 ,比如大寫的英文字母 “A” 的代碼是 01000001B（ 41H） ,顯示時(shí)模塊把地址 41H中的點(diǎn)陣字符圖形顯示出來(lái) ,我們就能看到字母 “A” 。 162液晶模塊指令 162液晶模塊內(nèi)部的控制器共有 11條控制指令 ,如下所示 , 它的讀寫操作、屏幕和光標(biāo)的操作都是通過(guò)指令編程來(lái)實(shí)現(xiàn)的。（說(shuō)明： 1為高電平、 0為低電平） 指令 1：清顯示 ,指令碼 01H,光標(biāo)復(fù)位到地址 00H位置； 指令 2：光標(biāo)復(fù)位 ,光標(biāo)返回到地址 00H； 指令 3：光標(biāo)和顯示模式設(shè)置 I/D：光標(biāo)移動(dòng)方向 ,高電平右移 ,低電平左移 S:屏幕上所有文字是否左移或者右移。高電平表示有效 ,低電平則無(wú)效； 指令 4：顯示開(kāi)關(guān)控制。 D：控制整體顯示的開(kāi)與關(guān) ,高電平表示開(kāi)顯示 ,低電平表示關(guān)顯示 C：控制光標(biāo)的開(kāi)與關(guān) ,高電平表示有光標(biāo) ,低電平表示無(wú)光標(biāo) B：控制光標(biāo)是否閃爍 ,高電平閃爍 ,低電平不閃爍； 指令 5：光標(biāo)或顯示移位 S/C：高電平時(shí)移動(dòng)顯示的文字 ,低電平時(shí)移動(dòng)光標(biāo)； 指令 6：功能設(shè)置命令 DL：高電平時(shí)為 4位總線 ,低電平時(shí)為 8位總線 N：低電平時(shí)為單行顯示 ,高電平時(shí)雙行顯示 F: 低電平時(shí)顯示 5x7的點(diǎn)陣字符 ,高電平時(shí)顯示5x10的點(diǎn)陣字符； 指令 7：字符發(fā)生器 RAM地址設(shè)置； 指令 8： DDRAM地址設(shè)置； 指令 9：讀忙信號(hào)和光標(biāo)地址 BF：為忙標(biāo)志位 ,高電平表示忙 ,此時(shí)模塊不能接收命令或者數(shù)據(jù) ,如果為低電平表示不忙； 指令 10：寫數(shù)據(jù)； 指令 11：讀數(shù)據(jù)。 安徽 理工大學(xué)畢業(yè)設(shè)計(jì) 24 圖 51 顯示電路 數(shù)模轉(zhuǎn)換電路與信號(hào)幅度調(diào)節(jié)電路的設(shè)計(jì) 從 ROM 中讀出的波形幅度值，最終要經(jīng)過(guò) D/A 轉(zhuǎn)換成相應(yīng)的模擬波形，然后再通過(guò)低通濾波器輸出。理想的 DAC 是一個(gè)采樣保持系統(tǒng)，一個(gè)數(shù)碼被轉(zhuǎn)換為一個(gè)模擬值并在整個(gè)采樣周期內(nèi)保持其值，在輸出瞬間從一個(gè)模擬值變化到另一個(gè)模擬值。然而 DAC 并不是理想的，它的輸出具有 有限的轉(zhuǎn)換時(shí)間，存在相關(guān)碼突變，這是一個(gè)短暫的輸出誤差，其幅度和寬度是輸入編碼的變化函數(shù)。本課題使用的 DAC 器件是 AD 公司的 9713B 100MSPS 高速芯片，它有以下幾個(gè)優(yōu)點(diǎn) :速度快 (100M 的轉(zhuǎn)換速率 )、精度高 (12 位分辨率〕、轉(zhuǎn)換噪聲低 (SFDR 1MHz： 70dbc)、功耗低 ； ECL/TTL 電平兼容。在數(shù)據(jù)輸入時(shí)序上，其鎖存信號(hào)是低電平有效，即在鎖存信號(hào) LATCH=0 時(shí)，輸入通道是透明的 。 鎖存信一號(hào)與輸入數(shù)據(jù)應(yīng)符合一定的時(shí)序關(guān)系 才 能被正確鎖存。 幅度調(diào)節(jié)電路是利用兩個(gè)雙極性的放大器 AD708， AD9617 和 AD9713 組成電路來(lái)調(diào)節(jié) D/A輸出波形的幅度。電路如圖所示，這是一個(gè)電流反饋的高速放大電路。它把 DAC輸出的電流轉(zhuǎn)化成電壓，通過(guò)反饋電阻 RFB 的 DAC 電流決定 9617 輸出的幅度。 RL和 RFF起分流作用，限制用于 I/V 轉(zhuǎn)換的電流，同時(shí)在 9617 內(nèi)部提供一個(gè)輸出電壓幅度。通過(guò) R2 的電流給 9617 輸出端提供一個(gè)直流偏置，調(diào)節(jié) Rl 的阻值可以調(diào)移偏置電流的大小。 安徽 理工大學(xué)畢業(yè)設(shè)計(jì) 25 A D 7 0 81 / 2+—A D 7 0 81 / 2+—1 0 K2 0 1 91 41 6+—A D 9 6 1 7R E FO U TC O N T R O LA M P I NI O U TI O U T_ _ _ _ _A D 9 7 1 2 BA D 9 7 1 3 B1 0 K2 0 0R 11 0 0R 21 0 S4 0 0R F B V O U T+ 2 . 0 4 8 V_2 5R F FI F S2 5R L1 2 . 5 圖 52 AD9713 芯片連接示意圖 濾波電路 濾波電路采用二階巴特沃茲低通濾 波，截止頻率 f=1/2π 111111 CRCR = ,用multisim 仿真可以得到截至頻率為 ,200k 內(nèi)波形幅度平緩，可以滿足電路的需要。其電路如圖 5— 4。 圖 53 二階有源濾波電路 頻率和波形轉(zhuǎn)換電路 安徽 理工大學(xué)畢業(yè)設(shè)計(jì) 26 頻率和幅值調(diào)節(jié)和波形轉(zhuǎn)換電路如圖 54所示。八個(gè)按鍵一端接 1KΩ 排阻（上拉電阻）后接 VCC，一端接 FPGA控制信號(hào)引腳輸入端， 按鍵有八個(gè)，分別為復(fù)位鍵 SW1，控制波形轉(zhuǎn)換鍵 SW2，控制幅度步減鍵 SW3，控制幅度步進(jìn)鍵 SW4，控制頻率步進(jìn)鍵 SW5， 控制頻率步減鍵 SW6，控制幅值步進(jìn)鍵 SW7，控制幅值步進(jìn)鍵 SW8。 I O_ 4SW 1SW I T C H1423I O_ 2 I O_ 3CR9 4. 7 * 41 2345SW 3SW I T C H1423SW 7SW I T C H1423VC CCR 104. 7K * 41 2345SW 5SW I T C H1423I O_ 1I O_ 0SW 2SW I T C H1423I O_ 5 I O_ 6SW 8SW I T C H1423I O_ 7SW 4SW I T C H1423SW 6SW I T C H1423 圖 54 調(diào)節(jié)電路 系統(tǒng)時(shí)鐘電路 根據(jù)耐全斯特采樣定理要得到輸出頻率為 20MHz 的信號(hào)，其所輸入的信號(hào)時(shí)鐘頻率必須達(dá) 50M Hz 以上。采樣頻率越高，輸出波形的平坦度越好，同時(shí)波形的的采樣點(diǎn)數(shù)也越多，那么獲得的波形質(zhì)量也就越好。系統(tǒng)即 FPGA 運(yùn)行時(shí)所需的時(shí)鐘，采用 50MHZ的有源晶振產(chǎn)生，其電路圖如圖 55 所示。其中 C5為高頻旁路電容，以濾除不良的高檔次諧波，對(duì)時(shí)鐘波形進(jìn) 行整形， CLK1 為輸入時(shí)鐘信號(hào)源。 圖 55 系統(tǒng)時(shí)鐘電路 安徽 理工大學(xué)畢業(yè)設(shè)計(jì) 27 結(jié)論 本設(shè)計(jì)是基于 FPGA 的 DDS 信號(hào)發(fā)生器。通過(guò)方案論證，采用 直接數(shù)字頻率合成技術(shù)，經(jīng)過(guò)硬件電路設(shè)計(jì)和軟件設(shè)計(jì)，將 DDS 技術(shù)與 FPGA 的項(xiàng)結(jié)合，輸出正弦波、三角波、方波和鋸齒波。實(shí)現(xiàn)了波形的平滑、無(wú)毛刺，具有較高的頻率分辨率，可實(shí)現(xiàn)快速的頻率切換，并且在改變時(shí)能夠保持相位的連續(xù)、很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。 用 FPGA 實(shí)現(xiàn) DDS 調(diào)頻信號(hào)電路較專用 DDS 芯片更為靈活，只要改變 FPGA 中的數(shù)據(jù)和控制參數(shù)就可以了就能實(shí)現(xiàn) 任意波形的輸出。 本設(shè)計(jì)通過(guò) EDA、數(shù)電以及模電幾方面知識(shí)的結(jié)合，采用頻率合成技術(shù)實(shí)現(xiàn)了 DDS信號(hào)發(fā)生器應(yīng)具備的各個(gè)環(huán)節(jié)。在整個(gè)設(shè)計(jì)和制作的過(guò)程中，我遇到了各種難題 ,通過(guò)查閱資料 ,問(wèn)題一步步地得到了解決 ,同時(shí)我也深刻體會(huì)到了所學(xué)理論知識(shí)的重要性 ,以及理論知識(shí)與實(shí)際操作相結(jié)合的重要性。 安徽 理工大學(xué)畢業(yè)設(shè)計(jì) 28 參考文獻(xiàn) [1]周孟然 .CPLD/FPGA 的開(kāi)發(fā)與應(yīng)用 [M].徐州： 中國(guó)礦業(yè)大學(xué)出版社， 2020. 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