【導(dǎo)讀】DDS技術(shù)則是最為先進(jìn)的頻率合成技術(shù)，具有頻率分辨率高、頻率切換。速度快、相位連續(xù)、輸出相位噪聲低等諸多優(yōu)點(diǎn)。的正弦信號發(fā)生器設(shè)計(jì)方案并利用MAXPLUSⅡ軟件進(jìn)行了設(shè)計(jì)實(shí)現(xiàn)。思路和實(shí)現(xiàn)方法。經(jīng)過仿真測試，設(shè)計(jì)達(dá)到了技術(shù)要求。通過查表法產(chǎn)生波形。由于硬件技術(shù)的限制，DDS技術(shù)當(dāng)時沒能得到廣泛應(yīng)用。著大規(guī)模集成電路的飛速發(fā)展，DDS技術(shù)的優(yōu)越性已逐步顯現(xiàn)出來。不少學(xué)者認(rèn)為，DDS是?；贔PGA的DDS模型是在EDA技術(shù)逐步完善的今天才得以建立起來的。這個階段發(fā)展起來的EDA工具，目的是在設(shè)計(jì)前期將原來設(shè)計(jì)師從事的許多高層次。出了更高的要求，提供了廣闊的發(fā)展空間，促進(jìn)了EDA技術(shù)的形成。果沒有EDA工具的支持，都將是難以完成的。流變化量非常小，精度要求很高。程，所以該系統(tǒng)輸出的正弦信號頻率可以維持在一個穩(wěn)定狀態(tài)，頻率穩(wěn)定度高。電路的規(guī)模大小和總線寬度可以

　　

【正文】 由于最大 頻率值為 10MHZ為 8位數(shù)，則需要 8個數(shù)碼管做為頻率值顯示。又最小頻率步進(jìn)為 100HZ，則只需要設(shè)計(jì)六位十進(jìn)制加、減法計(jì)數(shù)器進(jìn)行從百位到十兆位的頻率的增、減操作，個位和十位數(shù)據(jù)恒定為零。 ， 圖 頻率值計(jì)數(shù)輸出模塊 圖 ，與頻率控制模塊類似， RESET端為頻率初始化， CLK為接入系統(tǒng)時鐘， STEP STEP2分別為頻率增、減控制端， KOUT為顯示數(shù)據(jù)輸出。該模塊時序仿真圖如圖 圖 頻率值計(jì)數(shù)模塊 圖 塊，其功能為將計(jì)數(shù)模塊輸出的頻率值譯成七段碼并掃描顯示。 DATA1[3..0]到 DATA6[3..0]為頻率數(shù)據(jù)百位至十兆位 BCD碼輸入端，SCAN[7..0]是輸出掃描信號， DISPOUT[6..0]則為數(shù)據(jù)七段碼輸出。 圖 譯碼掃描顯示模塊 圖 譯碼掃描顯示模塊 頻率計(jì)數(shù)模塊和譯碼掃描顯示模塊共同組成信號發(fā)生器的頻率顯示模塊，它與頻率控制模塊的操作是同步進(jìn)行的。數(shù)碼管所顯示的數(shù)值就是信號發(fā)生器輸出的正弦波頻率值。 D/A轉(zhuǎn)換器 實(shí)現(xiàn)數(shù)字 量轉(zhuǎn)化為模擬信號的轉(zhuǎn)換電路稱為 D/A轉(zhuǎn)換器（ DAC）。 D/A轉(zhuǎn)換器是把數(shù)字量轉(zhuǎn)換成模擬量的線性電路器件，已做成集成芯片。由于實(shí)現(xiàn)這種轉(zhuǎn)換的原理和電路結(jié)構(gòu)及工藝技術(shù)有所不同，因而出現(xiàn)各種各樣的 D/A轉(zhuǎn)換器。目前，國外市場已有上百種產(chǎn)品出售，他們在轉(zhuǎn)換速度、轉(zhuǎn)換精度、分辨率以及使用價值上都各具特色。 衡量一個 D/A轉(zhuǎn)換器的性能的主要參數(shù)有： （ 1）分辨率 ： 是指 D/A轉(zhuǎn)換器能夠轉(zhuǎn)換的二進(jìn)制數(shù)的位數(shù)，位數(shù)多分辨率也就越高。 （ 2）轉(zhuǎn)換時間 ： 指數(shù)字量輸入到完成轉(zhuǎn)換，輸出達(dá)到最終值并穩(wěn)定為止所需的時間。電流型 D/A轉(zhuǎn)換較快，一般在幾 ns到幾百 ns之間。電壓型 D/A轉(zhuǎn)換較慢，取決于運(yùn)算放大器的響應(yīng)時間。 （ 3）精度 ： 指 D/A轉(zhuǎn)換器實(shí)際輸出電壓與理論值之間的誤差，一般采用數(shù)字量的最低有效位作為衡量單位。 （ 4）線性度 ： 當(dāng)數(shù)字量變化時， D/A轉(zhuǎn)換器輸出的模擬量按比例關(guān)系變化的程度。理想的 D/A轉(zhuǎn)換器是線性的，但是實(shí)際上是有誤差的，模擬輸出偏離理想輸出的最大值稱為線性誤差。 目前， D/A轉(zhuǎn)換器芯片種類較多，對于一般的使用者而言，只需掌握 DAC芯片性能及其與計(jì)算機(jī)之間接口的基本要求，就可根據(jù)應(yīng)用系統(tǒng)的要求合理選用 DAC芯片，并配置 適當(dāng)?shù)慕涌陔娐贰? 設(shè)計(jì)要求輸出最高頻率為 10MHZ，在選擇 D/A轉(zhuǎn)換器的時需要充分考慮到 D/A 轉(zhuǎn)換器的轉(zhuǎn)換速率，在本次設(shè)計(jì)中選擇了 ADV7120 芯片 [19]，它是一個高速 D/A 轉(zhuǎn)換 COMS芯片，耗電小，同時考慮到實(shí)驗(yàn)室的焊接工具的現(xiàn)狀，是否完全兼容 TTL 電平標(biāo)準(zhǔn)，它有DIP 雙列直插式封裝的型號。同時根據(jù)設(shè)計(jì)的不同，這種芯片有三種速度等級分別為30MHz、 50MHz 和 80MHz 級的，因?yàn)樗母咚偬幚硇阅?，它被廣泛應(yīng)用于視頻、圖像等對數(shù)據(jù)實(shí)時處理和吞吐量比較大的領(lǐng)域。同時作為它的功能之一就是用于 DDS 的高速數(shù)模轉(zhuǎn)換。 圖 ADV7120 芯片內(nèi)部原理圖 上圖 為該芯片的內(nèi)部原理圖，由于它是專業(yè)級的視頻通道高速數(shù)模轉(zhuǎn)換芯片，故有很多用于視頻的功能引腳。但是在本次設(shè)計(jì)中，只借助它的高速 8bit 數(shù)模轉(zhuǎn)換功能，故有些引腳不要用到，但是根據(jù) CMOS 結(jié)構(gòu)的特性，對于不用的引腳不能讓它懸空。要對它做如下的適當(dāng)處理： Description: VIDEO IOC(mA)2: video+ IOR,IOB(mA): video+ REF WHRITE: 0 SYNC : 1 BLANK : 1 DAC Input Data: data 這是對于輸入引腳的處理，對不用的通道的處理如下圖 所示。 圖 在處理好不需要用的功能對應(yīng)的引腳后，還要將 D/A 轉(zhuǎn)換部分的工作電壓和轉(zhuǎn)換的參考電壓確定，具體的連接如圖 所示。 圖 根據(jù) ADV7120 的輸出特性，每一個通道都可以等效為一個高內(nèi)阻抗電流源，輸出端可以直接驅(qū)動 。此外它 的模擬參數(shù)輸出是電流輸出，需要用一定的電路來實(shí)現(xiàn)電流信號到電壓信號的轉(zhuǎn)變。電路如圖 所示。 圖 D/A輸出緩沖電路 接下來是計(jì)算輸出的電壓信號跟輸出的數(shù)字量的聯(lián)系： mAIVV REFREF 4,2 3 ?? 得出 REFINOU T IDI ?? 82 )1( 21848 ZZZIV SO U TAD ???? 其中 IND 為輸入 ADV7120 的二進(jìn)制 8bit 數(shù)組， SZ =75? ，而 1Z 和 2Z 有自己根據(jù)所需增益的大小而確定， 848ADV 為 AD848 運(yùn)放輸出的電壓值。 ADV7120 芯片的功能引腳對應(yīng)的實(shí)際引腳參考圖 。 圖 ADV7120引腳圖 濾波及放大電路 在由數(shù)字信號至模 擬信號這一過程轉(zhuǎn)換好以后，得出的信號仍然是在時間上離散的點(diǎn)，需要將其用低通濾波器進(jìn)行平滑處理，濾除高次頻率的雜波，得到平滑標(biāo)準(zhǔn)的正弦波。 由這次設(shè)計(jì)的正弦波頻率范圍可知。所要求的低通濾波器的截止頻率為 ，這次用到的為 LC 低通濾波器（電路圖參考圖 ）。設(shè) L1取 微亨。則 C1的取值為： )(4181 1221 PFLfC c ?? ? 由于頻率輸出覆蓋范圍廣，且設(shè)計(jì)要求輸出電壓峰 峰值 VV PP 1?? 。由于放大器需在寬帶范圍內(nèi)有穩(wěn)定的增益，所以不能采用只對單一頻 率有較大增益的 LC 諧振放大器，而采用寬帶放大器，原理圖參考圖 。通過調(diào)整發(fā)射極的旁路電容和集電極的電感可以使寬帶放大的頻率輸出覆蓋范圍達(dá)到 1KHz10MHz。放大器增益與帶寬成反比關(guān)系，所以單級寬帶放大器的增益不大。但由于正弦波輸出波形幅度峰 峰值已有零點(diǎn)幾伏，經(jīng)單級寬帶高頻晶體管放大后峰 峰值已超過 2V。采用的是 2SC3555 的晶體管，通過改變基極對地的可調(diào)電阻可以使三極管工作在線性放大區(qū)，又由于在發(fā)射極加對地電阻引入直流負(fù)反饋從而穩(wěn)定 Q 點(diǎn)。因?yàn)?3??? ELvf RRA 所以 我們?nèi)????? KRKR EL ,1 。所輸出電壓的幅度已達(dá)到要求。同時在后級還加入了射級跟隨器，減小后級負(fù)載的大小對前級放大倍數(shù)的影響。在電源部分引入了電感和電容組成的 π 型網(wǎng)絡(luò)何以消除寄生振蕩。 圖 寬帶放大和低通濾波 結(jié)束語 信號發(fā)生器是科研及工程實(shí)踐中最重要的儀器之一，以往多使用硬件組成，隨著信息技術(shù)高速發(fā)展，集成電路的大規(guī)模使用，電子系統(tǒng)已經(jīng)進(jìn)入了一個高速發(fā)展的全新時段 。 特別是 EDA 技術(shù)的日趨成熟的今天，通過計(jì)算機(jī)輔助設(shè)計(jì)，可以很好地完成電子設(shè)計(jì)的自 動化。 在設(shè)計(jì)過程中，可根據(jù)需要隨時改變器件的內(nèi)部邏輯功能和管腳的信號方式， EDA 技術(shù) 借助于大規(guī)模集成的 FPGA/CPLD 和高效的設(shè)計(jì)軟件，用戶不僅可通過直接對芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度，同時，這種基于可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。 基于 DDS 的信號發(fā)生器是最為理想的信號產(chǎn)生模型， DDS 系統(tǒng)有著其他信號發(fā)生器所無法比擬的優(yōu)勢。今天 DDS 廣泛用于接受機(jī)本振、信號發(fā)生器、儀器、通 信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無線電通信系統(tǒng)。 基于 FPGA 的正弦信號發(fā)生器結(jié)合了的 EDA 技術(shù)和 DDS 理論，在 EDA 技術(shù)高速、高效、高可靠性的前提下得到了更優(yōu)的設(shè)計(jì)效果。但是系統(tǒng)的功能還沒有得到完全利用，由于 DDS 技術(shù)是利用查表法來產(chǎn)生波形的，則在基于 FPGA 設(shè)計(jì)時只要把 ROM 改成 RAM變可實(shí)現(xiàn)任意波形的產(chǎn)生。 本次設(shè)計(jì)在總體上符合設(shè)計(jì)要求，能較好的實(shí)現(xiàn)設(shè)計(jì)功能。其中也存在有不足之處。第一，在累加器設(shè)計(jì)中，沒有采用流水先設(shè)計(jì)。因而累加器系統(tǒng)工作頻率沒能得到提高，性能不夠優(yōu)越。第二，設(shè)計(jì)波形 ROM 是沒有很好 地利用正弦信號的對稱性來設(shè)計(jì)波形數(shù)據(jù)，對系統(tǒng)輸出信號的精度有一定的影響。第三，外圍電路沒有設(shè)計(jì)鍵盤輸入模塊，使得操作不夠直觀靈活。以上的幾點(diǎn)不足，自己希望在今后的再次設(shè)計(jì)中都能得到完善的彌補(bǔ)。 參考文獻(xiàn) [1] 左磊、連小珉、班學(xué)鋼、蔣孝煌 . 雙 RAM 直接數(shù)字合成任意波形發(fā)生器微機(jī)插卡研制 [J] . 清華大學(xué)學(xué)報 . 1999 年第 39 卷第 2 期 9093 [2] 陳世偉 . 鎖相環(huán)路原理及應(yīng)用 [M]. 兵器工業(yè)出版社 . 1990 [3] 張玉興 . DDS 高穩(wěn)高純頻譜頻率源技術(shù) [J]. 系統(tǒng) 工程與電子技術(shù) . 1997（ 2） 2428 [4] 白居玉 . 低噪聲頻率合成 [M]. 西安交通大學(xué)出版社 . 1995 年 5月第 1版 [5] 鄭寶輝 . 直接數(shù)字頻率合成器相位截斷誤差分析 [J]. 無線電工程 .1998（ 6） 15 [6] 高玉良，李延輝，俞志強(qiáng)．現(xiàn)代頻率合成與控制技術(shù)．北京：航空工業(yè)出版社， 2020, 15150 [7] 潘松，黃繼夜 . EDA 技術(shù)實(shí)用教程 [M]. 科學(xué)出版社 .2020 年第 2 版 125 [8] 辛春艷 . VHDL硬件描述語言 [M]. 國防工業(yè)出版社， 2020（ 1） [9] 林 明權(quán) . VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例 [M]. 電子工業(yè)出版社 .2020. 224241 [10] 盧毅、賴杰 . VHDL 與數(shù)字電路設(shè)計(jì) [M]. 科學(xué)出版社 .2020（ 10） 3138 [11] 褚振勇、翁木云 . FPGA 設(shè)計(jì)與應(yīng)用 [M]. 西安電子科技大學(xué)出版社 .2020（ 7） 3549 [12] 徐志軍、徐光輝 . CPLD/FPGA 的開發(fā)與應(yīng)用 [M].電子工業(yè)出版社 .2020. 6598 [13] 趙限光、郭萬有、楊 頌華 . 可編程邏輯器件原理、開發(fā)與應(yīng)用 [M]. 西安電子科技大學(xué)出版社 . 2020. 117119 [14] 黃智偉 . FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐 [M]. 電子工業(yè)出版社 .2020（ 1） 3335 [15] 馮 程 . 用直接數(shù)字頻率合成器產(chǎn)生正弦波 [J]. 華中科技大學(xué)本科生論文 . 2020. 727 [16] 周國富 . 利用 FPGA實(shí)現(xiàn) DDS專用集成電路 [J]. 電子技術(shù)應(yīng)用 . . 1820 [17] Altera Corporation． Altera Digital Library 2020. 1220 [18] Bamp。K Precision Model 4070A User39。 s Manual, 2020. 2515 [19] DATA sheets CMOS 80 MHz, Triple 10Bit Video DAC ADV7120， Analog Devices， Inc． 1996． 致 謝 在本課題的完成中，我得到了很多人的幫助，在此表示衷心的感謝 ! 首先感謝我的導(dǎo)師 劉 XX老師，我的課題是在他的指導(dǎo)和 幫助 下完成的，他深厚的理論功底和嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度以及高度的敬業(yè)精神使我受益非淺，對我課題的完成起到了至關(guān)重要的作用。 同時感謝我的同學(xué)對我無私 的幫助。感謝給予我理論幫助的各位參考文獻(xiàn)的作者。 最后感謝我的家人對我的支持和理解。 XXX 2020 年 6 月 附錄 A 信號發(fā)生器頂層電路圖 圖 1 正弦信號發(fā)生器頂層模塊 附錄 B 源程序清單 相位累加器 LIBRARY IEEE。 USE 。 USE 。 ENTITY LEIJIA IS PORT(K:IN STD_LOGIC_VECTOR (23 DOWNTO 0)。 EN: IN STD_LOGIC。 RESET: IN STD_LOGIC。 CLK: IN STD_LOGIC。 DOUT: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END。 ARCHITECTURE BEHAV OF LEIJIA IS SIGNAL TEMP: STD_LOGIC_VECTOR(23 DOWNTO 0)。 BEGIN PROCESS(CLK,EN,RESET) IS BEGIN IF RESET=39。139。 THEN TEMP=0000000000000