【正文】 ,而是一些模塊的累加。 (3)VHDL 語(yǔ)言具有很強(qiáng)的移植能力 。此外 ,VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn) , 這是其他硬件描述語(yǔ)言所不能比擬的。除了含有許多具有硬件特征的語(yǔ)句 外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。布線資源的劃分： A全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線； B 長(zhǎng)線資源：用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線； C短線資源：用來(lái)完成 基本邏輯單元間的邏輯互連與布線； D其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào)線。 FPGA 內(nèi)部寄存器可配置為帶 同步 /異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。 Altera 公司把自己的可編程邏輯器件產(chǎn)品中的 MAX 系列（乘積項(xiàng)技術(shù)，EEPROM 技術(shù)）、 FLEX 系列（查找 表技術(shù)， SRAM 工藝）都叫做 CPLD；而把也是 SRAM工藝、基于查找表技術(shù)、要外掛配置用的 FLEX 系列的 EPROM 叫做 FPGA。同時(shí)， G語(yǔ)言還包括常用的程序調(diào)試工具，如設(shè)置斷點(diǎn)、單步調(diào)試、數(shù)據(jù)探針和動(dòng)態(tài)顯示執(zhí)行程序流程等功能。通過(guò)增加波形 ROM 的字長(zhǎng)和 D/A 轉(zhuǎn)換器的精度以減小 D/A 量化誤差等。 (5)輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改善作用 。假設(shè)，相位累加器字長(zhǎng)為 N， DDS 控制時(shí)鐘頻率為 fC，時(shí)鐘周期為 Tc=1/fc，頻率控制字為 K。對(duì)于幅值歸一化的正弦波信號(hào)的瞬時(shí)幅值完全由瞬時(shí)相位來(lái)決定，因?yàn)?dttd /)(??? 所以相位變化越快，信號(hào)的頻率越高。 波 形 幅 度 量 化 序 列相 位 量 化 序 列 數(shù) 據(jù)地 址波 形 R O M 圖 23 波形 ROM 示意圖 其中相位累加器字長(zhǎng)為 N， DDS 控制時(shí)鐘頻率為 fc，頻率控制字為 K。 :頻譜純度以雜散分量和相位噪聲來(lái)衡量，雜散分量為諧波分量和非諧波分量?jī)煞N，主要由頻率合成過(guò)程中的非線性失真產(chǎn)生，相位噪聲是衡量輸出信號(hào)相位抖動(dòng)大小的參數(shù)。 頻率合成器主要指標(biāo) 信號(hào)源的一個(gè)重要指標(biāo)就是能輸出頻率準(zhǔn)確可調(diào)的所需信號(hào)。這種技術(shù)是用數(shù)字計(jì)算機(jī)和數(shù)模變換器來(lái)產(chǎn)生信號(hào)。鎖相環(huán)路 (PLL)是一個(gè)能夠跟蹤輸入信號(hào)相位的閉環(huán)自動(dòng)控住系統(tǒng)。它利用混頻器、倍頻器、分頻器與帶通濾波器來(lái)完成四則運(yùn)算。本課題設(shè)計(jì)是采用美國(guó) Altera 公司的 EPF10K50ETI1442 器件，使用的是 Altera 公司的 EDA 軟件平臺(tái)Maxplus– II 可編程邏輯器件開(kāi)發(fā)軟件。 現(xiàn)在隨著電子技術(shù)的發(fā)展，產(chǎn)品的技術(shù)含量越來(lái)越高，使得芯片的復(fù)雜程度越來(lái)越高，人們對(duì)數(shù)萬(wàn)門乃至數(shù)百萬(wàn)門設(shè)計(jì)的需求也越來(lái)越多，特別是專用集成電路 （ ASIC）設(shè)計(jì)技術(shù)的日趨進(jìn)步和完善，推動(dòng)了數(shù)字系統(tǒng)設(shè)計(jì)的迅速發(fā)展。 圖 12 直接頻率合成器框圖 本文研究的內(nèi)容 采用 FPGA 的方法設(shè)計(jì)信號(hào)發(fā)生器可以產(chǎn)生頻率比較高的信號(hào)，例如頻率為幾 M 的正弦波。計(jì)數(shù)器產(chǎn)生的地址碼提供讀出存儲(chǔ)器中波形數(shù)據(jù)所需要的地址信號(hào)，波形數(shù)據(jù)依次讀出后送至高速 D/A 轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。受計(jì)算機(jī)運(yùn)行速度的限制，輸出信號(hào)的頻率較低。不過(guò)現(xiàn)在新的臺(tái)式儀器的形態(tài)，和幾年前的己有很大的不同。同時(shí)可以利用一種強(qiáng)有力的數(shù)學(xué)方程輸入方式，復(fù)雜的波形可以由幾個(gè)比較簡(jiǎn)單的公式復(fù)合成 v=f(t)形式的波形方程的數(shù)學(xué)表達(dá)式產(chǎn)生。這時(shí)期的波形發(fā)生器多以軟件為主，實(shí)質(zhì)是采用微處理器對(duì) DAC 的程序控制，就可以得到各種簡(jiǎn)單的波形。而基于頻率合成技術(shù)制成的信號(hào)發(fā)生器，由于可以獲得很高的頻率穩(wěn)定度和精確度，因此發(fā)展非常迅速，尤其是最近隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，其應(yīng)用更是有了質(zhì)的飛躍。波形發(fā)生器即通常所說(shuō)的信號(hào)發(fā)生器是一種常用的信號(hào)源，它具有信源的所有特點(diǎn)。由于現(xiàn)場(chǎng)可編程門陣列 (FPGA)具有高集成度、高速度、可實(shí)現(xiàn)大容量存儲(chǔ)器功能的特性，能有效地實(shí)現(xiàn) DDS技術(shù)，極大的提高信號(hào)發(fā)生器的性能，降低生產(chǎn)成木。一般傳統(tǒng)的信號(hào)發(fā)生器都采用諧振法，即用具有頻率選擇性的回路來(lái)產(chǎn)生正弦振蕩，獲得所需頻率。同時(shí)，主要表現(xiàn)為兩個(gè)突出問(wèn)題，一是通過(guò)電位器的調(diào)節(jié)來(lái)實(shí)現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定值 。由上面的產(chǎn)品可以看出，函數(shù)波形發(fā)生器發(fā)展很快近幾年來(lái)，國(guó)際上波形發(fā) 生器技術(shù)發(fā)展主要體現(xiàn)在以下幾個(gè)方面 : ，輸出波形頻率的提高，使得波形發(fā)生器能應(yīng)用于越來(lái)越廣的領(lǐng)域。由于 VXI 總線的逐漸成熟和對(duì)測(cè)量?jī)x器的高要求，在很多領(lǐng)域需要使用 VXI系統(tǒng)測(cè)量產(chǎn)生復(fù)雜的波形， VXI 的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開(kāi)發(fā) VXI模塊的周期長(zhǎng)，而且需要專門的 VXI 機(jī)箱的配套使用，使得波形發(fā)生器 VXI安徽 理工大學(xué)畢業(yè)設(shè)計(jì) 3 模塊僅限于航空、軍事及國(guó)防等大 型領(lǐng)域。這種方式具有電路簡(jiǎn)單、實(shí)現(xiàn)方便等特點(diǎn)。 可變時(shí)鐘計(jì)數(shù)器尋址方式 采用可變時(shí)鐘計(jì)數(shù)器尋址波形存儲(chǔ)器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。如需更新輸出信號(hào)，不必改動(dòng)任何線路和元器件，只需改寫(xiě)存儲(chǔ)器中的波形數(shù)據(jù)即可。 FPGA(Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列 )在現(xiàn) 代 數(shù) 字 電 路設(shè) 計(jì) 中 發(fā) 揮 著 越來(lái) 越 重 要 的 作 用 。 目前，最通用的硬件描述語(yǔ)言有 VHDL 和 VerilogHDL 兩種，現(xiàn)在大多設(shè)計(jì)者都使用 93年版標(biāo)準(zhǔn)的 VHDL，并且通過(guò)了 IEEE 認(rèn)定，成為世界范圍內(nèi)通用的數(shù)字系統(tǒng)設(shè)計(jì)標(biāo)準(zhǔn)。采用鎖相技術(shù)的間接頻率合成 。而這些足以抵消其所有優(yōu)點(diǎn)。但是鎖相頻率合成器也存在一些問(wèn)題，以致難于滿足合成器多方面的性能要求。目前用的最多的是 查表法。 :指的是輸出頻率在一定時(shí)間間隔內(nèi)和標(biāo)準(zhǔn)頻率偏差的數(shù)值，它分長(zhǎng)期、短期和瞬時(shí)穩(wěn)定度三種。從而使輸出結(jié)果每一個(gè)時(shí)鐘周期遞增 K。這樣，相位累加器在每一 個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是 DDS輸出的信號(hào)頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值 (二進(jìn)制編碼 )經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。 (2)頻率切換速度快，可達(dá) us量級(jí) 。 (3)DDS 輸出雜散比較大，這是由于信號(hào)合成過(guò)程中的相位截?cái)嗾`差、 D/A 轉(zhuǎn)換器的截?cái)嗾`差和 D/A轉(zhuǎn)換器的非線性造成的。和 C語(yǔ)安徽 理工大學(xué)畢業(yè)設(shè)計(jì) 10 言一樣， G語(yǔ)言定義了數(shù)據(jù)模型、結(jié)構(gòu)類型和模塊調(diào)用語(yǔ)法 規(guī)則等編程語(yǔ)言的基本要素，在功能的完善性和應(yīng)用的靈活性上不比任何高級(jí)語(yǔ)言差。 CPLD 是復(fù)雜可編程邏輯器件 （ Complex Programmable Logic Device） 的簡(jiǎn)稱， FPGA是現(xiàn)場(chǎng)可編程門陣列 （ Field Programmable Gate Array） 的簡(jiǎn)稱。每個(gè)單元簡(jiǎn)介如下： （ 1）可編程輸入 /輸出單元（ I/O 單元）。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。 VHDL 簡(jiǎn)介 VHDL（ VeryHighSpeed Integrated Circuit Hardware Description Language） 誕生 于1982 年。歸納起來(lái) ,VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)： (1) VHDL 語(yǔ)言功能強(qiáng)大 , 設(shè)計(jì)方式多樣 。同時(shí)， VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。當(dāng)硬件電路 的設(shè)計(jì)描述完成以后 ,VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開(kāi)發(fā)平臺(tái)。消息處理器可以自動(dòng)定位編譯過(guò)程中發(fā)現(xiàn)的錯(cuò)誤，編譯器還可以優(yōu)化設(shè)計(jì)文件。另外 采用 VHDL 硬件描述語(yǔ)言實(shí)現(xiàn)整個(gè) DDS 電路，不僅利于設(shè)計(jì)文檔的管理，而且方便設(shè)計(jì)的修改和擴(kuò)充，還可以在不同 FPGA 器件之間實(shí)現(xiàn)移植。小的累加器可以利用 FLEX 器件的進(jìn)位鏈得到快速、高效的電路結(jié)構(gòu)。本設(shè)計(jì) 中 正弦波，考慮了以下的優(yōu)化方式：正弦波信號(hào)對(duì)于 x=π直線成奇對(duì)稱，基于此可以將 ROM 表減至原來(lái)的1/2，再利用左半周期內(nèi)，波形對(duì)于點(diǎn)（π /2， 0）成偶對(duì)稱，進(jìn)一步將 ROM 表減至最初的 1/4，因此通過(guò)一個(gè)正弦碼表的前 1/4 周期就可以變換得到的正弦的整個(gè)周期碼表，這樣就節(jié)省了將近 3/4 的資源。產(chǎn)生框圖如圖： CLK 為主控模塊提供的頻安徽 理工大學(xué)畢業(yè)設(shè)計(jì) 19 率信號(hào)， RST 為復(fù)位鍵， DATA 為產(chǎn)生的波型數(shù)據(jù)信號(hào)。 C LKR STD IN [7. .0]D OU T [7. .0]SO U Tins t3 圖 47 三角波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖 三角波信號(hào)仿真：因?yàn)榉群皖l率調(diào)節(jié)不好仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中 CLK 為基準(zhǔn)頻率輸入， RST 為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT 為數(shù)字三角波數(shù)據(jù)。 通常情況下在硬件調(diào)試的過(guò)程中一般使用下載電纜進(jìn)行下載，而當(dāng)調(diào)試完成以后要用配置芯片對(duì) FPGA 進(jìn)行配置。 第 7～ 14腳： D0～ D7為 8位雙向數(shù)據(jù)線。然而 DAC 并不是理想的，它的輸出具有 有限的轉(zhuǎn)換時(shí)間，存在相關(guān)碼突變，這是一個(gè)短暫的輸出誤差，其幅度和寬度是輸入編碼的變化函數(shù)。通過(guò) R2 的電流給 9617 輸出端提供一個(gè)直流偏置，調(diào)節(jié) Rl 的阻值可以調(diào)移偏置電流的大小。其中 C5為高頻旁路電容，以濾除不良的高檔次諧波，對(duì)時(shí)鐘波形進(jìn) 行整形， CLK1 為輸入時(shí)鐘信號(hào)源。在此感謝老師和同學(xué)們的幫助，感謝培養(yǎng)我四年的學(xué)校。通過(guò)方案論證，采用 直接數(shù)字頻率合成技術(shù)，經(jīng)過(guò)硬件電路設(shè)計(jì)和軟件設(shè)計(jì)，將 DDS 技術(shù)與 FPGA 的項(xiàng)結(jié)合，輸出正弦波、三角波、方波和鋸齒波。其電路如圖 5— 4。在數(shù)據(jù)輸入時(shí)序上，其鎖存信號(hào)是低電平有效，即在鎖存信號(hào) LATCH=0 時(shí)，輸入通道是透明的 。 162液晶模塊指令 162液晶模塊內(nèi)部的控制器共有 11條控制指令 ,如下所示 , 它的讀寫(xiě)操作、屏幕和光標(biāo)的操作都是通過(guò)指令編程來(lái)實(shí)現(xiàn)的。 顯示單元電路 液晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點(diǎn) ,在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中得到越來(lái)越廣泛的應(yīng)用。 圖 48 三角波信號(hào)仿真 鋸齒波數(shù)據(jù)產(chǎn)生模塊 產(chǎn)生框圖如圖 49所示： CLK 為主控模塊提供的頻率信號(hào)， RST為復(fù)位鍵， DIN 為主控模塊提供幅度信號(hào)， DOUT 為產(chǎn)生的波型數(shù)據(jù)信號(hào)。 C LKR STD AT A[ 7. .0]SI N