【正文】 vector(9 DOWNTO 0)。 選擇正弦波輸出 WHEN110=a:=00amp。 q=a(8 DOWNTO 1)。 e:=000000amp。 福建農(nóng)林大學(xué)本科畢業(yè)論文 22 END。 輸出信號(hào) END top。 q:OUT std_logic_vector(7 DOWNTO 0))。 signal wave3 :std_logic_vector(7 downto 0)。 圖 35 頂層 模塊 的 RTL 圖 福建農(nóng)林大學(xué)本科畢業(yè)論文 25 4 函數(shù)信號(hào)發(fā)生器 的仿真結(jié)果及分析 三角波信號(hào)發(fā)生器的仿真結(jié)果及分析 （ 1）當(dāng)脈沖 f 從 0 變?yōu)?1 時(shí)， n 由 11111000 跳變?yōu)?11111111，并且執(zhí)行減 8 的操作，然后把改變后的 n 送到輸出 y，三角波信號(hào) 的仿真結(jié)果 如 圖 4－ 1 所示。 圖 44 方波仿真圖一 （ 2）當(dāng) a 由 0 變?yōu)?1 時(shí)， q 為最大值， 其仿真結(jié)果如 圖 4－ 5 所示 。于是就去問老師和同學(xué)，在老師的指導(dǎo)下和同學(xué)們的幫助下，漸漸地也就對(duì)設(shè)計(jì)開始熟悉起來(lái)。 感謝一起學(xué)習(xí)奮斗的同學(xué)，在學(xué)習(xí)與討論的過(guò)程中 ，讓我感受到了你們學(xué)習(xí)的細(xì)心與耐心。因此，采用基于 FPGA 的 Quartus II 設(shè)計(jì)的函數(shù)信號(hào)發(fā)生器簡(jiǎn)單快捷且方便可調(diào)，其修改和擴(kuò)充功能強(qiáng)大，設(shè)計(jì)達(dá)到所需要的函數(shù)信號(hào)發(fā)生器，其開發(fā)及生產(chǎn)價(jià)值很大。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服 了原有可編程器件門電路數(shù)有限的缺點(diǎn)。如果 tmp 達(dá)到 63 時(shí)則清 0，否則 tmp 就做加 1 的操作。 U3:chpro31 port map(dlt,sqr,sin,wave1,wave2,wave3,q)。 q:OUT std_logic_vector(7 DOWNTO 0))。 ponent sin is PORT(clk,clr:in std_logic。 USE 。 q=b(7 DOWNTO 0)。 c:=00amp。dlta+sina。sin。 三角波，方波，正弦波選擇信號(hào) dlta,sqra,sina:IN std_logic_vector(7 DOWNTO 0)。 END IF。 PROCESS(clk,a) BEGIN IF clk39。event AND clk=39。 END。 END rtl。 WHEN 60=d=conv_std_logic_vector(249,8)。 WHEN 52=d=conv_std_logic_vector(186,8)。 WHEN 44=d=conv_std_logic_vector(87,8)。 WHEN 36=d=conv_std_logic_vector(13,8)。 WHEN 28=d=conv_std_logic_vector(8,8)。 WHEN 20=d=conv_std_logic_vector(75,8)。 WHEN 12=d=conv_std_logic_vector(174,8)。 WHEN 04=d=conv_std_logic_vector(245,8)。139。 d:OUT std_logic_vector(7 DOWNTO 0))。 當(dāng)給輸入信號(hào) clr 賦于 1 值時(shí)，檢測(cè) 到時(shí)鐘 clk 的上升沿。 END IF。139。THEN n:=00000000。 USE 。 在完整的漸進(jìn)式編譯流程中，如果以前出于保持性能不變的原因而采用自下而上的方法，那么現(xiàn)在可以采用自上而下方法來(lái)達(dá)到同樣的 目的。不同的設(shè)計(jì)人員或者 IP提供者設(shè)計(jì)并驗(yàn)證設(shè)計(jì)的不同部分，工程負(fù)責(zé)人在設(shè)計(jì)實(shí)體完成后將其加入到工程中。輸入完成后進(jìn)行編譯，若編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則應(yīng)檢查設(shè)計(jì)輸入以修改錯(cuò)誤，直至沒有錯(cuò)誤產(chǎn)生。 ⑵時(shí)序估算迅速提高時(shí)序性能。 （ 21）在設(shè)計(jì)中避免實(shí)例化具體的門級(jí)電路。例如：將輸出端口命名為 out，就和 VHDL 的保留字 OUT 相同，編譯時(shí)就會(huì)報(bào)錯(cuò)。如 *_r 表示寄存器輸出， *_a 表示異步信號(hào)等等一些習(xí)慣的約定。對(duì)于超過(guò) 28 個(gè)字符的信號(hào)名，有些EDA 工具不能夠識(shí)別，再者太長(zhǎng)的信號(hào)名也不容易記憶。 采用 VHDL 語(yǔ)言進(jìn)行硬件電路設(shè)計(jì)的流程圖如圖 2－ 2 所示。 1993 年， IEEE 1076 標(biāo)準(zhǔn)被修訂，更新為新的 VHDL 語(yǔ)言標(biāo)準(zhǔn) IEEE 1164。這些硬件描述語(yǔ)言具有很大的差異，并且只能在本公司的 EDA 開發(fā)工具上使用，這大大限制了硬件描述語(yǔ)言的使用。據(jù)統(tǒng)計(jì)，采用“自頂向下”設(shè)計(jì)流程的生產(chǎn)率可達(dá)到傳統(tǒng)設(shè)計(jì)方法的 24倍。 （ 2）功能設(shè)計(jì)完全獨(dú)立于物理實(shí)現(xiàn)。這是高層次設(shè)計(jì)中最為普遍的輸入方式，用任何文本編輯器都可以。設(shè)計(jì)師可在較短的時(shí)間內(nèi)采用各種結(jié)構(gòu)芯片來(lái)完成同一功能描述，從而在設(shè)計(jì)規(guī)模、速度、芯片價(jià)格及系統(tǒng)性能要求等方面進(jìn)行平衡，選擇最佳結(jié)果。 其次，設(shè)計(jì)的再利用得到保證。經(jīng)過(guò)近 20 年的發(fā)展，可編程邏輯器件已經(jīng)取得了長(zhǎng)足的進(jìn)步，資源更加豐富，使用越來(lái)越方便。 20 世紀(jì) 70 年代，早期的可編程邏輯器件只有可編程只讀存儲(chǔ)器（ PROM）、紫外線可擦除只讀存儲(chǔ)器（ EPROM）和電可擦除只讀存儲(chǔ)器（ EEPROM） 3 種。因此，設(shè)計(jì)的第一個(gè)步驟就是劃分確定整體的結(jié)構(gòu)，將設(shè)計(jì)劃分為幾個(gè)小塊，然后把這些小塊一一實(shí)現(xiàn)，最后再把這些小塊組合起來(lái)，實(shí)現(xiàn)整個(gè) FPGA 預(yù)定的功能。中國(guó)在函數(shù)信號(hào)發(fā)生器這個(gè)產(chǎn)業(yè)的發(fā)展中，出現(xiàn)了很多的問 題。用集成電路實(shí)現(xiàn)的各種波形 的函數(shù)信號(hào) 發(fā)生器與其它各種波形 的函數(shù)信號(hào) 發(fā)生器相比，其波形質(zhì)量、幅度和頻率穩(wěn)定性等性能指標(biāo)，都有了很大的提高。輸出的波形信息是 8 位二進(jìn)制數(shù)字量，可通過(guò) D/A 期間轉(zhuǎn)換為模擬量后進(jìn)行放大輸出。 隨著我國(guó)經(jīng)濟(jì)和科技的發(fā)展，對(duì)相應(yīng)的測(cè)試儀器和測(cè)試手段也提出了更高的要求，信號(hào)發(fā)生器己成為測(cè)試儀器中至關(guān)重要的一類，因此開發(fā)信號(hào)發(fā)生器具有重大意義。 QuartusII software. 福建農(nóng)林大學(xué)本科畢業(yè)論文 1 1 引言 編寫函數(shù)信號(hào)發(fā)生器的目的及意義 函數(shù)信號(hào)發(fā)生器是各種測(cè)試和實(shí)驗(yàn)過(guò)程中不可缺少的工具， 在電子工程、通信工程、自動(dòng)控制、遙測(cè)控制、測(cè)量?jī)x器、儀表和計(jì)算機(jī)等技術(shù)領(lǐng)域， 應(yīng)用十分 地 廣泛 ；并且在這些技術(shù)領(lǐng)域， 經(jīng)常需要用到各種各 樣波形 的函數(shù)信號(hào) 發(fā)生器 。輸出的波形信息是 8 位二進(jìn)制數(shù)字量，可通過(guò) D/A 期間轉(zhuǎn)換為模擬量后進(jìn)行放大輸出。本設(shè)計(jì)驗(yàn)證了函數(shù)信號(hào)發(fā)生器的完全可以實(shí)現(xiàn)預(yù)定的功能，具有一定的實(shí)用性。 可編程邏輯器件 [5]（ Programmable Logic Device,PLD）是 20 世紀(jì) 70 年代發(fā)展起來(lái)的一種新型器件。 這些早期的 PLD 器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但由于其結(jié)構(gòu)過(guò)于簡(jiǎn)單，因此，只能用于實(shí)現(xiàn)較小規(guī)模的電路設(shè)計(jì)。布局布線結(jié)果還可反標(biāo)回同一仿真器，進(jìn)行包括功能和時(shí)序的后驗(yàn)證，以保證布局布線所帶來(lái)的門延時(shí)和線延時(shí)不會(huì)影響設(shè)計(jì)的性能。 第 三，設(shè)計(jì)規(guī)模大大提高。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。 （ 5）如果整個(gè)設(shè)計(jì)超出器件的宏單元或 I/0 單元資源，可以將設(shè)計(jì)劃分到多片同系列的器件中。目前的 FPGA 器件正向高集成度、深亞微米工藝發(fā)展。 VHDL 語(yǔ)言的發(fā)展歷史 福建農(nóng)林大學(xué)本科畢業(yè)論文 6 VHDL 語(yǔ)言的基礎(chǔ)知識(shí)與其他高級(jí)語(yǔ)言有許多相同之處 [1]，但因 VHDL 語(yǔ)言是一種描述硬件電路的語(yǔ)言，故其基礎(chǔ)知識(shí)也有自己的特點(diǎn)，如 VHDL 語(yǔ)言中信號(hào)是一種特有的對(duì)象。 （ 3） 1986 年， IEEE 致力于 VHDL 語(yǔ)言的標(biāo)準(zhǔn)化工作，并成立了一個(gè) VHDL 語(yǔ)言標(biāo)準(zhǔn)化小組。 圖 2－ 1 為VHDL 硬件描述語(yǔ)言的優(yōu)缺點(diǎn)對(duì)照。良好的代碼編寫風(fēng)格的通則簡(jiǎn)要地概括如下： （ 1）對(duì)所有的信號(hào)名、變量名和端口名都用小寫，這樣做是為了和業(yè)界的習(xí)慣保持一致；對(duì)常量名和用戶定義的類型用大寫。注意，在同一個(gè)設(shè)計(jì)中要使用同一個(gè)小寫字母表示低電平有效。 （ 11）每一行語(yǔ)句獨(dú)立成行。 （ 18）代碼編寫時(shí)的數(shù)據(jù)類型只使用 IEEE 定義的標(biāo)準(zhǔn)類型。在 Quartus II 軟件中，設(shè)計(jì)者可以依照個(gè)人偏好，自定義開發(fā)環(huán)境的布局、菜單、命令和圖表等。 ⑺ Quartus II 軟件增加的器件支持。不管是否使用 EDA 設(shè)計(jì)輸入和綜合工具，都可以使用這些設(shè)計(jì)流程。 作為底層模塊設(shè)計(jì)人員，可以針對(duì)設(shè)計(jì)，導(dǎo)出優(yōu)化后的網(wǎng)表和一組分配。 三角波產(chǎn)生電路的 VHDL 描述如下。 VARIABLE f:std_logic。039。039。 三角波信號(hào)發(fā)生器的邏輯電路圖 通過(guò)電路觀察器（ RTL Viewer）可查看設(shè)計(jì)文件通過(guò)分析與綜合之后生成的邏輯電路構(gòu)成。 USE 。THEN d=00000000。 WHEN 01=d=conv_std_logic_vector(254,8)。 WHEN 09=d=conv_std_logic_vector(207,8)。 WHEN 17=d=conv_std_logic_vector(112,8)。 福建農(nóng)林大學(xué)本科畢業(yè)論文 16 WHEN 25=d=conv_std_logic_vector(26,8)。 WHEN 33=d=conv_std_logic_vector(1,8)。 WHEN 41=d=conv_std_logic_vector(53,8)。 WHEN 49=d=conv_std_logic_vector(150,8)。 WHEN 57=d=conv_std_logic_vector(233,8)。 END CASE。 USE 。 THEN a=39。 END IF。 THEN q=11111111。 USE 。 VARIABLE c,d,e:std_logic_vector(9 DOWNTO 0)。dlta+sqra。 方波與正弦波的線性組合 WHEN111=a:=00amp。b(9 DOWNTO 6)。 波形選擇 模塊的 邏輯電路圖 將程序轉(zhuǎn)換成對(duì)應(yīng)的 RTL 圖如下圖所示。 ARCHITECTURE rtl OF top IS ponent delta is PORT(clk,clr:in std_logic。 end ponent square。 BEGIN PROCESS(clk,clr,dlt,sqr,sin) BEGIN U0:delta port map(clk,clr,wave1)。 圖 41 三角波仿真圖一 （ 2）當(dāng)脈沖 f 從 1 變?yōu)?0 時(shí)， n 由 00000111 跳變?yōu)?00000000，并且執(zhí)行加 8 的操作，然后把改變后的 n 送到輸出 y，三角波信號(hào) 的仿真結(jié)果 如 圖 4－ 2 所示。 圖 45 方波仿真圖二 福建農(nóng)林大學(xué)本科畢業(yè)論文 27 5 結(jié)束語(yǔ) 總結(jié) 本設(shè)計(jì)利用了具有強(qiáng)大仿真功能和設(shè)計(jì)功能