【正文】 D。 ENTITY sin IS PORT(clk,clr:IN std_logic。 USE 。 (正弦波 ) LIBRARY IEEE。如果 tmp 達(dá)到 63 時(shí)則清 0，否則 tmp 就做加 1 的操作。 圖 31 三角波 信號(hào)發(fā)生器 的 RTL 圖 福建農(nóng)林大學(xué)本科畢業(yè)論文 14 正弦波信號(hào)發(fā)生器的設(shè)計(jì) 正弦波的 VHDL 描述 :通過定義正弦數(shù)據(jù)表 ,每到一個(gè)脈沖 ,逐次查找并輸出相應(yīng)的正弦數(shù)據(jù) ,生成了正弦波形。 三角波信號(hào)發(fā)生器的邏輯電路圖 通過電路觀察器（ RTL Viewer）可查看設(shè)計(jì)文件通過分析與綜合之后生成的邏輯電路構(gòu)成。 END PROCESS。 END IF。 END IF。039。 ELSE IF n=00000111THEN n:=00000000。 ELSE n:=n+8。 福建農(nóng)林大學(xué)本科畢業(yè)論文 13 f:=39。039。139。 ELSIF CLK39。039。 VARIABLE f:std_logic。 END delta。 ENTITY delta IS PORT(clk,clr:in std_logic。 USE 。 三角波產(chǎn)生電路的 VHDL 描述如下。第二，自上而下的方法為設(shè)計(jì)軟件提供整個(gè)設(shè)計(jì)的信息，因此，可以進(jìn)行全局優(yōu)化，而在自下而上的設(shè)計(jì)方法中，軟件在編譯每一個(gè)底層分區(qū)時(shí)，并不知道頂層設(shè)計(jì)其他分區(qū)的情況，因此，必須進(jìn)行資源均衡和時(shí)序預(yù)算。這一功能之所以重要出于兩方面的原因。在這種情況下，工程負(fù)責(zé)人必須指導(dǎo)底層模塊設(shè)計(jì)人員，保證每一分區(qū)使用適當(dāng)?shù)钠骷Y源。 作為底層模塊設(shè)計(jì)人員，可以針對(duì)設(shè)計(jì)，導(dǎo)出優(yōu)化后的網(wǎng)表和一組分配。 在自下而上的設(shè)計(jì)過程中，每個(gè)設(shè)計(jì)人員在各自的工程中對(duì)其設(shè)計(jì)進(jìn)行優(yōu)化后，將每一個(gè)底層工程集成到一個(gè)頂層工程中。工程負(fù)責(zé)人從整體上編譯并優(yōu)化頂層工程。在自上而下的編譯過程福建農(nóng)林大學(xué)本科畢業(yè)論文 11 中，一個(gè)設(shè)計(jì)人員或工程負(fù)責(zé)人在軟件中對(duì)整個(gè)設(shè)計(jì)進(jìn)行編譯。不管是否使用 EDA 設(shè)計(jì)輸入和綜合工具，都可以使用這些設(shè)計(jì)流程。 Quartus II 的設(shè)計(jì)流程圖如圖 2－ 3 所示。編譯完成后進(jìn)行仿真，檢查是否達(dá)到設(shè)計(jì)要求，若未達(dá)到要求，需重新檢查設(shè)計(jì)輸入及編譯過程，不斷迭代、收斂直至滿足設(shè)計(jì)要求。然后利用原理圖輸入方式或文本輸入方式進(jìn)行設(shè)計(jì)輸入。 ⑺ Quartus II 軟件增加的器件支持。 ⑸ HardCopy II 結(jié)構(gòu)化 ASIC HardCopy II 移植支持。 福建農(nóng)林大學(xué)本科畢業(yè)論文 10 ⑶ SOPC Builder—— 提高設(shè)計(jì)效率。 Quartus II 軟件的一些特性及功能如下： ⑴編譯和時(shí)序逼近的增強(qiáng)特性。在 Quartus II 軟件中，設(shè)計(jì)者可以依照個(gè)人偏好，自定義開發(fā)環(huán)境的布局、菜單、命令和圖表等。設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng)（ SOPC）提供全面的設(shè)計(jì)環(huán)境。 Quartus II 軟件介紹 Quartus II 概述 Quartus II是 Altera公司的綜合性 PLD開發(fā)軟件 [8]，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 （ 20）不要在源代碼中使用嵌入式的 dc_shell 綜合命令。 （ 18）代碼編寫時(shí)的數(shù)據(jù)類型只使用 IEEE 定義的標(biāo)準(zhǔn)類型。 （ 16）如果同一段代碼要重復(fù)多次，盡可能使用函數(shù)，如果有可能，可以將函數(shù)通用 化，以使得它可以復(fù)用。 福建農(nóng)林大學(xué)本科畢業(yè)論文 9 （ 14）在進(jìn)行模塊的端口申明時(shí)，每行只申明一個(gè)端口，并建議采用以下順序：輸入信號(hào)的 clk、 rst、 enables other control signals、 data and adderss signals，然后再申明輸出信號(hào)的 clk、 rst、 enables other control signals、 data signals。 （ 13）在 RTL 源碼的設(shè)計(jì)中任何元素，包括端口、信號(hào)變量函數(shù)、任務(wù)、模塊等的命名都不能取 Verilog 和 VHDL 的保留字。 （ 11）每一行語(yǔ)句獨(dú)立成行。 （ 10）使用適當(dāng)簡(jiǎn)短的語(yǔ)句注釋所有的進(jìn)程、函數(shù)、端口含義、信號(hào)含義、變量含義及信號(hào)組、變量組的意義等。 （ 9）在源文件、批處理文件的開始處應(yīng)該包含一個(gè)文件頭，文件頭是程序中很重要的一部分，有助于程序閱讀者對(duì)程序的理解，提高程序的可讀性。 （ 8）盡量遵守業(yè)界已經(jīng)習(xí)慣的一些約定。注意，在同一個(gè)設(shè)計(jì)中要使用同一個(gè)小寫字母表示低電平有效。 （ 5）對(duì)來(lái)自同一驅(qū)動(dòng)源的信號(hào)，在不同的子模塊中采用相同的名字，這要求在芯片總體設(shè)計(jì)時(shí)就定義好頂層子模塊間連線的名字，端口和連接端口的信號(hào)盡可能采用相同的名字。因此， 在描述清楚的前提下，根據(jù)信號(hào)本身的功能，盡可能采用較短的信號(hào)命名，最好是利用信號(hào)功能的英文單詞縮寫來(lái)命名。 （ 3）信號(hào)名長(zhǎng)度不要太長(zhǎng)，要注意簡(jiǎn)潔明了。良好的代碼編寫風(fēng)格的通則簡(jiǎn)要地概括如下： （ 1）對(duì)所有的信號(hào)名、變量名和端口名都用小寫，這樣做是為了和業(yè)界的習(xí)慣保持一致；對(duì)常量名和用戶定義的類型用大寫。 養(yǎng)成良好的編程習(xí)慣是非常重要的 [2]，特別是在剛開 始學(xué)習(xí) VHDL 設(shè)計(jì)時(shí)，一定要注意編寫代碼的格式和風(fēng)格，這對(duì)以后的學(xué)習(xí)和工作都有重大的促進(jìn)意義。 圖 22 VHDL 設(shè)計(jì)流程圖 VHDL 語(yǔ)言設(shè)計(jì)總結(jié) 通過前面對(duì) VHDL 的學(xué)習(xí)，基本掌握了基于 FPGA 的 VHDL 語(yǔ)言的設(shè)計(jì)方法和理念。對(duì)于設(shè)計(jì)人員來(lái)說，掌握 VHDL 語(yǔ)言的開發(fā)流程圖和開發(fā)步驟是具有普遍指導(dǎo)意義的。 圖 2－ 1 為VHDL 硬件描述語(yǔ)言的優(yōu)缺點(diǎn)對(duì)照。但是它也并不是一種完全理想的硬件 描述語(yǔ)言。1996 年， 成為 VHDL 語(yǔ)言的綜合標(biāo)準(zhǔn)。 1988 年， Milstd454 規(guī)定所有為美國(guó)國(guó)防部設(shè)計(jì)的 ASIC 產(chǎn)品必須采用 VHDL 語(yǔ)言來(lái)進(jìn)行描述。 （ 3） 1986 年， IEEE 致力于 VHDL 語(yǔ)言的標(biāo)準(zhǔn)化工作，并成立了一個(gè) VHDL 語(yǔ)言標(biāo)準(zhǔn)化小組。 （ 2） 1981 年，美國(guó)國(guó)防部提出了一種新的硬件描述語(yǔ)言 —— 超高速集成電路硬件描述語(yǔ)言（ VHSIC Hardware Description Language） ,簡(jiǎn)稱 VHDL 語(yǔ)言。因些電路設(shè)計(jì)人員需要一種強(qiáng)大的面向設(shè)計(jì)的多層次、多領(lǐng)域并得到了廣大 EDA廠商認(rèn)同的標(biāo)準(zhǔn)化硬件描述語(yǔ)言。 自從硬件描述語(yǔ)言產(chǎn)生以后，眾多 EDA 公司和科研單位紛紛研制開發(fā)了適應(yīng)自身EDA 開發(fā)工具的硬件描述語(yǔ)言。 VHDL 語(yǔ)言的發(fā)展歷史 福建農(nóng)林大學(xué)本科畢業(yè)論文 6 VHDL 語(yǔ)言的基礎(chǔ)知識(shí)與其他高級(jí)語(yǔ)言有許多相同之處 [1]，但因 VHDL 語(yǔ)言是一種描述硬件電路的語(yǔ)言，故其基礎(chǔ)知識(shí)也有自己的特點(diǎn)，如 VHDL 語(yǔ)言中信號(hào)是一種特有的對(duì)象。 VHDL 硬件描述語(yǔ)言介紹 目前，硬件描述語(yǔ)言可謂是百家爭(zhēng)鳴，有 VHDL、 Superlog、 Verilog、 SystemC、 Cynlib、C++、 C Level 等。 FPGA 是近幾年集成電路中發(fā)展最快的產(chǎn)品。 （ 6）設(shè)計(jì)周期縮短，生產(chǎn)率大大提高，產(chǎn)品上市時(shí)間提前，性能明顯提高，產(chǎn)品競(jìng)爭(zhēng)力加強(qiáng)。目前的 FPGA 器件正向高集成度、深亞微米工藝發(fā)展。 （ 4）易于設(shè)計(jì)的更改。 （ 3）設(shè)計(jì)再利用較方便。 基于“自頂向下”設(shè)計(jì)流程的優(yōu)點(diǎn) 基于“自頂向下”設(shè)計(jì)流程的優(yōu)點(diǎn) [7]如下： （ 1）設(shè)計(jì)流程從功能描述開始到物理實(shí)現(xiàn)的完成與設(shè)計(jì)人員的開發(fā)思路符合，方便設(shè)計(jì)人員進(jìn)行開發(fā)。 （ 5）如果整個(gè)設(shè)計(jì)超出器件的宏單元或 I/0 單元資源，可以將設(shè)計(jì)劃分到多片同系列的器件中。對(duì)于大型設(shè)計(jì)，進(jìn)行代碼級(jí)的功能仿真主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，因?yàn)閷?duì)于大型設(shè)計(jì)，綜合、試配要花費(fèi)數(shù)小時(shí)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。此外，還可以采用圖形輸入方式（如框圖、狀態(tài)圖等），這種輸入方式具有直福建農(nóng)林大學(xué)本科畢業(yè)論文 5 觀、容易理解的優(yōu)點(diǎn)。 （ 2）輸入 VHDL 代碼。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。 這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)進(jìn)行描述，在系統(tǒng)一級(jí)（層）進(jìn)行驗(yàn)證。目前，最為常用的功能描述方法是采用均已成為國(guó)際標(biāo)準(zhǔn)的兩種硬件描述語(yǔ)言VHDL 和 Veilog HDL。 第四，芯片選擇更加靈活。 第 三，設(shè)計(jì)規(guī)模大大提高。而“自頂向下”設(shè)計(jì)方法的功能描述可與芯片結(jié)構(gòu)無(wú)關(guān)。目前的電子產(chǎn)品正向模塊化方向發(fā)展。首先，由于功能描述可完全獨(dú)立于芯片結(jié)構(gòu)，在設(shè)計(jì)的最初階段，設(shè)計(jì)師可不受芯片結(jié)構(gòu)的約束，集中精力進(jìn)行產(chǎn)品設(shè)計(jì)，進(jìn)而避免了傳統(tǒng)設(shè)計(jì)方法所帶來(lái)的重新再設(shè)計(jì)風(fēng)險(xiǎn)，大大縮短了設(shè)計(jì)周期。布局布線結(jié)果還可反標(biāo)回同一仿真器，進(jìn)行包括功能和時(shí)序的后驗(yàn)證，以保證布局布線所帶來(lái)的門延時(shí)和線延時(shí)不會(huì)影響設(shè)計(jì)的性能。目前大規(guī)模 FPGA 設(shè)計(jì)福建農(nóng)林大學(xué)本科畢業(yè)論文 4 一般選擇“自頂向下”的設(shè)計(jì)方法。將來(lái)的可編程邏輯器件，密度會(huì)更高、速度會(huì)更快、功耗會(huì)更低，同時(shí)還會(huì)增加更多新的功能，向著集成了可編程邏輯、 CPU、存儲(chǔ)器等組件的可編程單片系統(tǒng)（ System On Programmable Chip ,SOPC）方向發(fā)展。 如今， FPGA 器件已成為當(dāng)前主流的可編程邏輯器件之一。 這些早期的 PLD 器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但由于其結(jié)構(gòu)過于簡(jiǎn)單，因此，只能用于實(shí)現(xiàn)較小規(guī)模的電路設(shè)計(jì)。 PLA 既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。 隨后，出現(xiàn)了一類結(jié)構(gòu)稍微復(fù)雜的可編程芯片，即可編程邏輯陣列（ Programmable Logic Array,PLA）。可編程邏輯器件的發(fā)展是以微電子制作技術(shù)的不斷進(jìn)步為基礎(chǔ)的，其結(jié)構(gòu)和工藝的變化經(jīng)歷了一個(gè)不斷發(fā)展變革的過程。 可編程邏輯器件 [5]（ Programmable Logic Device,PLD）是 20 世紀(jì) 70 年代發(fā)展起來(lái)的一種新型器件。作為一種可編程邏輯器件， FPGA 的出現(xiàn)是可編程邏輯器件發(fā)展變化的必然，它的出現(xiàn)推動(dòng)著可編程邏輯器件的進(jìn)一步發(fā)展。同時(shí)研究函數(shù)信號(hào)發(fā)生器的原理，編寫相應(yīng)的代碼，利用 Quartus II 軟件工具進(jìn)行仿真調(diào)試。 本設(shè)計(jì)采用自上而下的切割重組設(shè)計(jì)方法。本設(shè)計(jì)驗(yàn)證了函數(shù)信號(hào)發(fā)生器的完全可以實(shí)現(xiàn)預(yù)定的功能，具有一定的實(shí)用性。因此，開發(fā)出高性價(jià)比的函數(shù)信號(hào)發(fā)生器，保持與國(guó)外同類產(chǎn)品在性價(jià)比上的優(yōu)勢(shì)，打破國(guó)外技術(shù)壟斷和封鎖，對(duì)發(fā)展我國(guó)電子產(chǎn)業(yè)有非常重大的意義 ，具有廣泛的應(yīng)用前景，加緊對(duì)這類產(chǎn)品的研制顯得非常緊迫。如產(chǎn)業(yè)結(jié)構(gòu)不合理、產(chǎn)業(yè)集中于勞動(dòng)力密集型產(chǎn)品；技術(shù)密集型產(chǎn)品明顯落后于發(fā)達(dá)工業(yè)國(guó)家；生產(chǎn)要素決定性作用正在削弱；產(chǎn)業(yè)能源消耗大、產(chǎn)出率低、環(huán)境污染嚴(yán)重、對(duì)自然資源破壞力大；企業(yè)總體規(guī)模偏小，技術(shù)創(chuàng)新能力薄弱、管理水平落后等。但總的來(lái)說，我國(guó)函數(shù)信號(hào)發(fā)生器還沒有形成真正的產(chǎn)業(yè)。輸出的波形信息是 8 位二進(jìn)制數(shù)字量，可通過 D/A 期間轉(zhuǎn)換為模擬量后進(jìn)行放大輸出。 函數(shù)信號(hào)發(fā)生器能夠產(chǎn)生 正弦波、方波、三角波等等各波形信號(hào)，還能夠?qū)⑵渲腥我鈨煞N信號(hào)或三種信號(hào)疊加產(chǎn)生疊加波形 。 同時(shí)， 隨著我國(guó)經(jīng)濟(jì)和科技的發(fā)展，對(duì)相應(yīng)的測(cè)試儀器和測(cè)試手段也提出了更高的要求，信號(hào)發(fā)生器己成為測(cè)試儀器中至關(guān)重要的一類，因此開發(fā)信號(hào)發(fā)生器具有重大意義。 隨著集成電路的迅速發(fā)展，用集成電路可很方便地構(gòu)成各種波形 的函數(shù)信號(hào) 發(fā)生器。 QuartusII software. 福建農(nóng)林大學(xué)本科畢業(yè)論文 1 1 引言 編寫函數(shù)信號(hào)發(fā)生器的目的及意義 函數(shù)信號(hào)發(fā)生器是各種測(cè)試和實(shí)驗(yàn)過程中不可缺少的工具， 在電子工程、通信工程、自動(dòng)控制、遙測(cè)控制、測(cè)量?jī)x器、儀表和計(jì)算機(jī)等技術(shù)領(lǐng)域， 應(yīng)用十分 地 廣泛 ；并且在這些技術(shù)領(lǐng)域， 經(jīng)常需要用到各種各 樣波形 的函數(shù)信號(hào) 發(fā)生器 。