【正文】 完全體現(xiàn)出了用 Quartus II 軟件設(shè)計電子器件的 快遞、方便等等優(yōu)勢。 圖 42 三角波仿真圖二 福建農(nóng)林大學(xué)本科畢業(yè)論文 26 正弦波 信號發(fā)生器的仿真結(jié)果及分析 正弦波信號發(fā)生器是 通過定義正弦數(shù)據(jù)表 ,每到一個脈沖 ,逐次查找并輸出相應(yīng)的正弦數(shù)據(jù) ,生成了正 弦波形。 ponent chpro31 is PORT(dlt,sqr,sin:IN std_logic。 圖 34 波形選擇 模塊 的 RTL 圖 頂層模塊的設(shè)計 頂層模塊的 VHDL 描述 福建農(nóng)林大學(xué)本科畢業(yè)論文 23 LIBRARY IEEE。dlta+sqra。 BEGIN tmp:=dltamp。 福建農(nóng)林大學(xué)本科畢業(yè)論文 20 ELSE q=00000000。039。 END IF。 WHEN 50=d=conv_std_logic_vector(162,8)。 WHEN 34=d=conv_std_logic_vector(4,8)。 WHEN 18=d=conv_std_logic_vector(99,8)。 WHEN 02=d=conv_std_logic_vector(252,8)。 USE 。 ELSE n:=n8。 BEGIN IF clr=39。然后，工程負責(zé)人將每一個設(shè)計模塊作為設(shè)計分區(qū)導(dǎo)入到頂層工程中。 Quartus II 的設(shè)計流程 用戶首先對所做項目進行設(shè)計 [10]，明確設(shè)計目的、設(shè)計要求。 （ 19）在設(shè)計中不要直接使用數(shù)字，作為例外，可以使用 0 和 1。 （ 7）對于復(fù)位信號使用 rst 作為信號名，如果復(fù)位信號是低電平有效，建議使用rst_n。 優(yōu)點 缺點 語言功能強大，設(shè)計方式多樣 1. VHDL 語言有時不能準確地描述硬件電路 語言具有強大的硬件描述能力 福建農(nóng)林大學(xué)本科畢業(yè)論文 7 3. VHDL 語言具有強大的移植能力 2. VHDL 語言的系統(tǒng)級抽象描述能力較差 4. VHDL 語言的設(shè)計描述與器件無關(guān) 5. VHDL 語言程序易于共享和復(fù)用 3. VHDL 語言不能描述模擬電路 圖 21 VHDL 優(yōu)缺點對照 VHDL 語言的開發(fā)流程 VHDL 語言作為一種標準化的硬件描述語言 [3]，在對硬件電路進行描述的過程中應(yīng)該遵循一定的流程。 VHDL 語言還可以由設(shè)計人員自己定義數(shù) 據(jù)類型，這一點也是其他高級語言做不到的。 （ 6）將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片 FPGA中。簡單的語言描述即可完成復(fù)雜的功能，而不需要手工繪圖。 為了彌補這一缺陷， 20 世紀 80 年代中期，著名的可編程邏輯器件廠商 Altera 和Xilinx 分別推出了擴展型的復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device,CPLD）和類似于標準門陣列的現(xiàn)場可編程門陣列（ Field Programmable Gate Array， FPGA）。 福建農(nóng)林大學(xué)本科畢業(yè)論文 2 在熟悉 FPGA 設(shè)計相關(guān)知識的基礎(chǔ)上，設(shè)計一種函數(shù)信號發(fā)生器，能穩(wěn)定地產(chǎn)生方波、正弦波、三角波等等各波形，并設(shè)置一個波形選擇開關(guān)，通過此開關(guān)可以選擇以上各波形之一并輸出。 不論是在生產(chǎn)、科研還是教學(xué)上，信號發(fā)生器都是電子工程師信號仿真實驗的最佳工具，而且，信號發(fā)生器的設(shè)計方法多，設(shè)計技術(shù)也越來越先進。波形頻率可以調(diào)節(jié)，通過撥碼開關(guān)可以選擇波形以不同頻率輸出。但總的來說，我國函數(shù)信號發(fā)生器還沒有形成真正的產(chǎn)業(yè)?？删幊踢壿嬈骷陌l(fā)展是以微電子制作技術(shù)的不斷進步為基礎(chǔ)的，其結(jié)構(gòu)和工藝的變化經(jīng)歷了一個不斷發(fā)展變革的過程。首先，由于功能描述可完全獨立于芯片結(jié)構(gòu)，在設(shè)計的最初階段，設(shè)計師可不受芯片結(jié)構(gòu)的約束，集中精力進行產(chǎn)品設(shè)計，進而避免了傳統(tǒng)設(shè)計方法所帶來的重新再設(shè)計風(fēng)險，大大縮短了設(shè)計周期。 （ 2）輸入 VHDL 代碼。 （ 6）設(shè)計周期縮短，生產(chǎn)率大大提高，產(chǎn)品上市時間提前，性能明顯提高，產(chǎn)品競爭力加強。 1988 年， Milstd454 規(guī)定所有為美國國防部設(shè)計的 ASIC 產(chǎn)品必須采用 VHDL 語言來進行描述。 （ 3）信號名長度不要太長，要注意簡潔明了。 （ 13）在 RTL 源碼的設(shè)計中任何元素，包括端口、信號變量函數(shù)、任務(wù)、模塊等的命名都不能取 Verilog 和 VHDL 的保留字。 Quartus II 軟件的一些特性及功能如下： ⑴編譯和時序逼近的增強特性。在自上而下的編譯過程福建農(nóng)林大學(xué)本科畢業(yè)論文 11 中，一個設(shè)計人員或工程負責(zé)人在軟件中對整個設(shè)計進行編譯。 USE 。 福建農(nóng)林大學(xué)本科畢業(yè)論文 13 f:=39。 圖 31 三角波 信號發(fā)生器 的 RTL 圖 福建農(nóng)林大學(xué)本科畢業(yè)論文 14 正弦波信號發(fā)生器的設(shè)計 正弦波的 VHDL 描述 :通過定義正弦數(shù)據(jù)表 ,每到一個脈沖 ,逐次查找并輸出相應(yīng)的正弦數(shù)據(jù) ,生成了正弦波形。event AND clk=39。 WHEN 11=d=conv_std_logic_vector(186,8)。 WHEN 27=d=conv_std_logic_vector(13,8)。 WHEN 43=d=conv_std_logic_vector(75,8)。 WHEN 59=d=conv_std_logic_vector(245,8)。 q:OUT std_logic_vector(7 DOWNTO 0))。 END PROCESS。 ENTITY chpro31 IS PORT(dlt,sqr,sin:IN std_logic。 三角波與方波的線性組合 WHEN101=a:=00amp。 b:=a+e。 end ponent delta。 U2:square port map(clk,clr,wave3)。 目前 FPGA 在數(shù)字系統(tǒng)、通信系統(tǒng)、網(wǎng)絡(luò)開發(fā)及汽車電子方面得到了深入應(yīng)用。所有這些都讓我受益匪淺，這將成為我人生的一筆不小的財富。 圖 45 方波仿真圖二 福建農(nóng)林大學(xué)本科畢業(yè)論文 27 5 結(jié)束語 總結(jié) 本設(shè)計利用了具有強大仿真功能和設(shè)計功能的 QuartusII 軟件進行仿真， 實現(xiàn) 了 三角波、正弦波、方波等等各個波形的函數(shù)信號發(fā)生器的設(shè)計 。 BEGIN PROCESS(clk,clr,dlt,sqr,sin) BEGIN U0:delta port map(clk,clr,wave1)。 ARCHITECTURE rtl OF top IS ponent delta is PORT(clk,clr:in std_logic。b(9 DOWNTO 6)。dlta+sqra。 USE 。 END IF。 USE 。 WHEN 57=d=conv_std_logic_vector(233,8)。 WHEN 41=d=conv_std_logic_vector(53,8)。 福建農(nóng)林大學(xué)本科畢業(yè)論文 16 WHEN 25=d=conv_std_logic_vector(26,8)。 WHEN 09=d=conv_std_logic_vector(207,8)。THEN d=00000000。 三角波信號發(fā)生器的邏輯電路圖 通過電路觀察器（ RTL Viewer）可查看設(shè)計文件通過分析與綜合之后生成的邏輯電路構(gòu)成。039。 三角波產(chǎn)生電路的 VHDL 描述如下。不管是否使用 EDA 設(shè)計輸入和綜合工具，都可以使用這些設(shè)計流程。在 Quartus II 軟件中，設(shè)計者可以依照個人偏好，自定義開發(fā)環(huán)境的布局、菜單、命令和圖表等。 （ 11）每一行語句獨立成行。良好的代碼編寫風(fēng)格的通則簡要地概括如下： （ 1）對所有的信號名、變量名和端口名都用小寫，這樣做是為了和業(yè)界的習(xí)慣保持一致；對常量名和用戶定義的類型用大寫。 （ 3） 1986 年， IEEE 致力于 VHDL 語言的標準化工作，并成立了一個 VHDL 語言標準化小組。目前的 FPGA 器件正向高集成度、深亞微米工藝發(fā)展。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。布局布線結(jié)果還可反標回同一仿真器，進行包括功能和時序的后驗證，以保證布局布線所帶來的門延時和線延時不會影響設(shè)計的性能。 可編程邏輯器件 [5]（ Programmable Logic Device,PLD）是 20 世紀 70 年代發(fā)展起來的一種新型器件。輸出的波形信息是 8 位二進制數(shù)字量，可通過 D/A 期間轉(zhuǎn)換為模擬量后進行放大輸出。 隨著我國經(jīng)濟和科技的發(fā)展，對相應(yīng)的測試儀器和測試手段也提出了更高的要求，信號發(fā)生器己成為測試儀器中至關(guān)重要的一類，因此開發(fā)信號發(fā)生器具有重大意義。用集成電路實現(xiàn)的各種波形 的函數(shù)信號 發(fā)生器與其它各種波形 的函數(shù)信號 發(fā)生器相比，其波形質(zhì)量、幅度和頻率穩(wěn)定性等性能指標，都有了很大的提高。因此，設(shè)計的第一個步驟就是劃分確定整體的結(jié)構(gòu)，將設(shè)計劃分為幾個小塊，然后把這些小塊一一實現(xiàn)，最后再把這些小塊組合起來，實現(xiàn)整個 FPGA 預(yù)定的功能。經(jīng)過近 20 年的發(fā)展，可編程邏輯器件已經(jīng)取得了長足的進步，資源更加豐富，使用越來越方便。設(shè)計師可在較短的時間內(nèi)采用各種結(jié)構(gòu)芯片來完成同一功能描述，從而在設(shè)計規(guī)模、速度、芯片價格及系統(tǒng)性能要求等方面進行平衡，選擇最佳結(jié)果。 （ 2）功能設(shè)計完全獨立于物理實現(xiàn)。這些硬件描述語言具有很大的差異，并且只能在本公司的 EDA 開發(fā)工具上使用，這大大限制了硬件描述語言的使用。 采用 VHDL 語言進行硬件電路設(shè)計的流程圖如圖 2－ 2 所示。如 *_r 表示寄存器輸出， *_a 表示異步信號等等一些習(xí)慣的約定。 （ 21）在設(shè)計中避免實例化具體的門級電路。輸入完成后進行編譯，若編譯過程中發(fā)現(xiàn)錯誤，則應(yīng)檢查設(shè)計輸入以修改錯誤，直至沒有錯誤產(chǎn)生。 在完整的漸進式編譯流程中，如果以前出于保持性能不變的原因而采用自下而上的方法，那么現(xiàn)在可以采用自上而下方法來達到同樣的 目的。THEN n:=00000000。 END IF。 d:OUT std_logic_vector(7 DOWNTO 0))。 WHEN 04=d=conv_std_logic_vector(245,8)。 WHEN 20=d=conv_std_logic_vector(75,8)。 WHEN 36=d=conv_std_logic_vector(13,8)。 WHEN 52=d=conv_std_logic_vector(186,8)。 END rtl。event AND clk=39。 END IF。sin。 c:=00amp。 USE 。 q:OUT std_logic_vector(7 DOWNTO 0))。如果 tmp 達到 63 時則清 0，否則 tmp 就做加 1 的操作。因此，采用基于 FPGA 的 Quartus II 設(shè)計的函數(shù)信號發(fā)生器