【正文】 率穩(wěn)定性等性能指標，都有了很大的提高。但傳統(tǒng)的信號發(fā)生器大多采用專用芯片或單片機或模擬電路，成本高或控制方式不靈活或波形種類較少等不能滿足要求。波形頻率可以調(diào)節(jié)，通過撥碼開關(guān)可以選擇波形以不同頻率輸出。 目前我國在研制函數(shù)信號發(fā)生器等方面有可喜的成果。中國在函數(shù)信號發(fā)生器這個產(chǎn)業(yè)的發(fā)展中，出現(xiàn)了很多的問 題。就目前國內(nèi)的成熟產(chǎn)品來看，核心部分多為專用芯片，存在著成本高、控制不靈活等特點，并且我國目前函數(shù)信號發(fā)生器的種類和性能都與國外同類產(chǎn)品存在著較大的差距。 本課題利用 FPGA（ Filed Programmable Gate Array 的縮寫，即現(xiàn)場可編程邏輯門陣列）技術(shù)進行設(shè)計；使用超高速集成電路硬件描述語言（ VHSIC Hardware Description Language） ,簡稱 VHDL 語言實現(xiàn)；同時，利用 Altera 的 QuartusII 軟件進行編程、調(diào)試、仿真，其可提供一個非常容易適應(yīng)特定設(shè)計所需要的完整的多平臺設(shè)計環(huán)境。 福建農(nóng)林大學(xué)本科畢業(yè)論文 2 在熟悉 FPGA 設(shè)計相關(guān)知識的基礎(chǔ)上，設(shè)計一種函數(shù)信號發(fā)生器，能穩(wěn)定地產(chǎn)生方波、正弦波、三角波等等各波形，并設(shè)置一個波形選擇開關(guān)，通過此開關(guān)可以選擇以上各波形之一并輸出。因此，設(shè)計的第一個步驟就是劃分確定整體的結(jié)構(gòu)，將設(shè)計劃分為幾個小塊，然后把這些小塊一一實現(xiàn)，最后再把這些小塊組合起來，實現(xiàn)整個 FPGA 預(yù)定的功能。 福建農(nóng)林大學(xué)本科畢業(yè)論文 3 2 FPGA 概述 FPGA 技術(shù) 的發(fā)展歷程和動向 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列 [9]，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。因此說，了解了可編程邏輯器件的發(fā)展歷程，也就了解了 FPGA 的發(fā)展歷程。它的應(yīng)用不僅 簡化了電路設(shè)計，降低了成本，提高了系統(tǒng)的可靠性，而且給數(shù)字系統(tǒng)的設(shè)計方式帶來了革命性的變化。 20 世紀 70 年代，早期的可編程邏輯器件只有可編程只讀存儲器（ PROM）、紫外線可擦除只讀存儲器（ EPROM）和電可擦除只讀存儲器（ EEPROM） 3 種。 PLA 在結(jié)構(gòu)上由一個可編程的與陣列和可編 程的或陳列構(gòu)成，陣列規(guī)模小，編程過程復(fù)雜繁瑣。在這之后出現(xiàn)了可編程陣列邏輯（ Programmable Array Logic,PAL）器件。 為了彌補這一缺陷， 20 世紀 80 年代中期，著名的可編程邏輯器件廠商 Altera 和Xilinx 分別推出了擴展型的復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device,CPLD）和類似于標準門陣列的現(xiàn)場可編程門陣列（ Field Programmable Gate Array， FPGA）。經(jīng)過近 20 年的發(fā)展，可編程邏輯器件已經(jīng)取得了長足的進步，資源更加豐富，使用越來越方便。 FPGA 的設(shè)計方法 FPGA 的常用設(shè)計方法包括“自頂向下”和“自下而上” [6]。所謂“自頂向下”設(shè)計方法，簡單地說，就是采用可完全獨立于芯片廠商及其產(chǎn)品結(jié)構(gòu)的描述語言，在功能級對設(shè)計產(chǎn)品進行定義，并結(jié)合功能仿真技術(shù)，以確保設(shè)計的正確性，在功能定義完成后，利用邏輯綜合技術(shù)，把功能描述轉(zhuǎn)換成某一具體結(jié)構(gòu)芯片的網(wǎng)表文件，輸出給廠商的布局布線器進行布局布線。 “自頂 向下”設(shè)計方法的優(yōu)越性是顯而易見的。 其次，設(shè)計的再利用得到保證。所謂模塊化就是對以往設(shè)計成果進行修改、組合和再利用，產(chǎn)生全新的或派生設(shè)計。因此，可以以一種 IP（ Intelligence Property 知識產(chǎn)權(quán)）的方式進行存檔，以便將來重新利用。簡單的語言描述即可完成復(fù)雜的功能，而不需要手工繪圖。設(shè)計師可在較短的時間內(nèi)采用各種結(jié)構(gòu)芯片來完成同一功能描述，從而在設(shè)計規(guī)模、速度、芯片價格及系統(tǒng)性能要求等方面進行平衡，選擇最佳結(jié)果。 FPGA 的設(shè)計流程 基于“自頂向下”設(shè)計方法的 FPGA 設(shè)計流程 FPGA 開發(fā)采用的是一種高層次設(shè)計方法 [4]，這是一種“自頂向下”的方法，適應(yīng)了當今芯片開發(fā)的 復(fù)雜程度提高、上市時間緊迫的特點。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實現(xiàn)級（層）可以是印刷電路板或?qū)Ｓ眉呻娐?。其設(shè)計流程步驟如下： （ 1）按照“自頂向下”的設(shè)計方法 進行系統(tǒng)劃分。這是高層次設(shè)計中最為普遍的輸入方式，用任何文本編輯器都可以。 （ 3）將以上的設(shè)計輸入編譯成標準的 VHDL 文件，然后將文件調(diào)入仿真軟件進行功能仿真，檢查邏輯功能是否正確。 （ 4）利用綜合器對源代碼進行綜合優(yōu)化處理，生成門 級描述的網(wǎng)表文件，即將源文件調(diào)入邏輯綜合軟件進行邏輯分析處理。 （ 6）將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片 FPGA中。 （ 2）功能設(shè)計完全獨立于物理實現(xiàn)。設(shè)計結(jié)果完全可以以一種知識產(chǎn)權(quán)（ Intellectual Property,IP）的方式作為設(shè)計成果，應(yīng)用于其他電子產(chǎn)品設(shè)計中，做到設(shè)計成果再利用。 （ 5）設(shè)計并處理大規(guī)模、復(fù)雜電路。為設(shè)計系統(tǒng)的小型化、低功耗、高可靠性等提供了集成的手段。據(jù)統(tǒng)計，采用“自頂向下”設(shè)計流程的生產(chǎn)率可達到傳統(tǒng)設(shè)計方法的 24倍。隨著可編程邏輯器件的高速發(fā)展，可編程邏輯器件將進一步擴大其領(lǐng)地，向著更高密度和更大容量方向邁進。本設(shè)計采用 VHDL 語言來編寫程序的。 VHDL 語言還可以由設(shè)計人員自己定義數(shù) 據(jù)類型，這一點也是其他高級語言做不到的。這些硬件描述語言具有很大的差異，并且只能在本公司的 EDA 開發(fā)工具上使用，這大大限制了硬件描述語言的使用。 （ 1） 20 世紀 70 年代末和 80 年代初，美國國防部提出了 VHSIC（ Very High Speed Integrated Circuit）計劃， VHSIC 計劃的目 標是為下一代集成電路的生產(chǎn)、實現(xiàn)階段性的工藝極限以及完成 10 萬門級以上的設(shè)計，建立一項新的描述方法。這個語言只是一個使電路文體化的一種標準，目的是使文本描述的電路設(shè)計能夠為其他人所理解，同時也可以作為一種模型語言并能采用軟件進行模擬。經(jīng) 過多次反復(fù)的修改與擴充，直到 1987年 12月， VHDL語言才被接納為 IEEE 1076標準。 1993 年， IEEE 1076 標準被修訂，更新為新的 VHDL 語言標準 IEEE 1164。 VHDL 語言的特點 VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。同樣，它也具有一些自身的缺點，或者說 VHDL 語言還有一些需要不斷完善的地方。 優(yōu)點 缺點 語言功能強大，設(shè)計方式多樣 1. VHDL 語言有時不能準確地描述硬件電路 語言具有強大的硬件描述能力 福建農(nóng)林大學(xué)本科畢業(yè)論文 7 3. VHDL 語言具有強大的移植能力 2. VHDL 語言的系統(tǒng)級抽象描述能力較差 4. VHDL 語言的設(shè)計描述與器件無關(guān) 5. VHDL 語言程序易于共享和復(fù)用 3. VHDL 語言不能描述模擬電路 圖 21 VHDL 優(yōu)缺點對照 VHDL 語言的開發(fā)流程 VHDL 語言作為一種標準化的硬件描述語言 [3]，在對硬件電路進行描述的過程中應(yīng)該遵循一定的流程。 采用 VHDL 語言進行硬件電路設(shè)計的流程圖如圖 2－ 2 所示。以下是基于 FPGA 的 VHDL 設(shè)計的一些經(jīng)驗。 良好的編程習慣就是在滿足功能和性能目標的前提下，增強代碼的可讀性、可移植福建農(nóng)林大學(xué)本科畢業(yè)論文 8 性。 （ 2）使用有意義的信號名、端口名、函數(shù)名和參數(shù)名。對于超過 28 個字符的信號名，有些EDA 工具不能夠識別，再者太長的信號名也不容易記憶。 （ 4）對于時鐘信號使用 clk 作為信號名，如果設(shè)計中存在多個時鐘，使用 clk 作為時鐘信號的前綴，如 clk clk clk_interace 等。 （ 6）對于低電平有效的信號，應(yīng)該以一個下劃線跟一個小字母 b 或 n 表示（ a2b_req_n、 a2b_req_b）。 （ 7）對于復(fù)位信號使用 rst 作為信號名，如果復(fù)位信號是低電平有效，建議使用rst_n。如 *_r 表示寄存器輸出， *_a 表示異步信號等等一些習慣的約定。文件頭一般包含如下的內(nèi)容：文件名，設(shè)計者，模塊名，模塊的實現(xiàn)功能概述，使用的仿真軟件以及軟件運行的平臺，使用的綜合工具以 及工具運行的平臺，文件創(chuàng)建時間，文件修改時間。注釋應(yīng)在代碼附近，要求簡明扼要，只要足夠說明設(shè)計意圖即可，避免過于復(fù)雜。 （ 12）建議采用縮進提高續(xù)行和嵌套語句的可讀性。例如：將輸出端口命名為 out，就和 VHDL 的保留字 OUT 相同，編譯時就會報錯。 （ 15）在例化模塊時，使用名字顯式映射而不要采用位置相關(guān)的映射，這樣可以提高代碼的可讀性和避免編譯連線錯誤。 （ 17）盡可能使用循環(huán)語句和寄存器組來提高源代碼的可讀性，這樣可以有效地減少代碼行數(shù)。 （ 19）在設(shè)計中不要直接使用數(shù)字，作為例外，可以使用 0 和 1。 （ 21）在設(shè)計中避免實例化具體的門級電路。 Altera 公司的 Quartus II 軟件提供完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定的設(shè)計需要，為 FPGA/CPLD 開發(fā)提供全面的設(shè)計環(huán)境。Quartus II 軟件含有 FPGA 和 CPLD 設(shè)計所有階段 的解決方案。 Quartus II 的前身 —— MAX+plus II，雖然是一個非常成功的開發(fā)環(huán)境，但是隨著集成電路的發(fā)展，規(guī)模的飛速擴大， MAX+plus II 這種基于底層的開發(fā)環(huán)境越來越不能滿足現(xiàn)在對系統(tǒng)級開發(fā)的要求，隨著用戶要求的不斷提高， Altera 公司終于發(fā)布了它的替代產(chǎn)品 —— Quartus II。 ⑵時序估算迅速提高時序性能。 ⑷ I/O 引腳分配和確認。 ⑹ OS 支持。 Quartus II 的設(shè)計流程 用戶首先對所做項目進行設(shè)計 [10]，明確設(shè)計目的、設(shè)計要求。輸入完成后進行編譯，若編譯過程中發(fā)現(xiàn)錯誤，則應(yīng)檢查設(shè)計輸入以修改錯誤，直至沒有錯誤產(chǎn)生。最后將設(shè)計配置到目標器件中進行硬件驗證與測試。 圖 23 Quartus II 的設(shè)計流程圖 Quartus II 設(shè)計方法 在建立新設(shè)計時，應(yīng)重視和考慮 Quartus II 軟件提供的設(shè)計方法，包括自上而下或自下而上的漸進式設(shè)計流程，以及基于模塊的設(shè)計流程。 自上而下與自下而上的設(shè)計方法比較： Quartus II 軟件同時支持自上而下和自下而上的編譯過程。不同的設(shè)計人員或者 IP提供者設(shè)計并驗證設(shè)計的不同部分，工程負責人在設(shè)計實體完成后將其加入到工程中。在設(shè)計中完成的部分得到適配結(jié)果，當設(shè)計的其他部分 改動時，其性能保持不變。漸進式編譯提供導(dǎo)出和導(dǎo)入功能來實現(xiàn)這種設(shè)計方法。然后，工程負責人將每一個設(shè)計模塊作為設(shè)計分區(qū)導(dǎo)入到頂層工程中。 在完整的漸進式編譯流程中，如果以前出于保持性能不變的原因而采用自下而上的方法，那么現(xiàn)在可以采用自上而下方法來達到同樣的 目的。第一，自上而下流程要比對應(yīng)的自下而上流程執(zhí)行起來簡單一些。 福建農(nóng)林大學(xué)本科畢業(yè)論文 12 3 函數(shù)信號發(fā)生器的 FPGA 設(shè)計 三角波信號發(fā)生器的設(shè)計 三角波的 VHDL 描述 :設(shè)定一個變量 n,定義其范圍為 “00000111” 到 “11111000”, 每到一個脈沖 ,分別對它 進行 +8 或 8,然后把改變后的 n 送到輸出 y,生成了三角波信號。 (三角波 ) LIBRARY IEEE。 USE 。 y:OUT std_logic_vector(7 DOWNTO 0))。 ARCHITECTURE rtl OF delta IS BEGIN PROCESS(clk,clr) VARIABLE n:std_logic_vector(7 DOWNTO 0)。 BEGIN IF clr=39。THEN n:=00000000。EVENT AND clk=39。THEN IF f=39。THEN IF n=11111000THEN n:=11111111。139。 END IF。 f:=39。 ELSE n:=n8。 END IF。