【正文】 可重復編程和動態(tài)在線系統(tǒng)重構的特性，使得硬件功能可以像軟件一樣通過編程來修改。用單片機配置FPGA器件時，關鍵在于產(chǎn)生合適的時序。CycloneII系列FPGA主要由輸入輸出單元IOE、掩埋數(shù)組EAB、邏輯數(shù)組LAB及內(nèi)部聯(lián)機組成。所以，EAB不僅可以用于內(nèi)存，還可以事先寫入查表值來用它構成如乘法器、糾錯邏輯等電路。Altera公司FPGA器件CycloneII系列的組成主要包括：(l)邏輯數(shù)組，由多個邏輯數(shù)組塊(Logic Array Blocks，LABs)排列而成，用于實現(xiàn)大部分邏輯功能；(2)在芯片四周分布著可編程的輸入輸出單元(InPut/OutPut Elements，IOEs)，提供封裝引腳與內(nèi)部邏輯之間的連接接口；(3)豐富的多層互連結構的可編程聯(lián)機；(4)片上的隨機存取塊狀RAM；(5)鎖相環(huán)(PLL)，用于時鐘的鎖定與同步、能夠實現(xiàn)時鐘的倍頻和分頻；(6)高速的硬件乘法器，有助于實現(xiàn)高性能的DSP功能。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關系消失，因此，F(xiàn)PGA能夠反復使用。當需要修改FPGA功能時，只需換一片EPROM即可。因此，F(xiàn)PGA的使用靈活。其中，SRAM是迄今為止應用范圍最廣的架構，主要因為它速度快且具有可重編程能力，而反熔絲FPGA只具有一次可編程(one Time Programmabfe，OTP)能力?；赟RAM的FPGA器件經(jīng)常帶來一些其他的成本，包括：啟動PROMS支持安全和保密應用的備用電池等等。 FPGA器件配置方式Aletra公司的FPGA器件配置的方式組要分為兩大類：主動方式和被動方式?；赟RAM編程方式的FPGA器件多采用主動方式配置，每次重新上電后，F(xiàn)PGA器件可以控制專用的串行配置存儲器件對其進行配置。根據(jù)數(shù)據(jù)線的多少又可以將FPGA器件配置分為并行和串行配置兩類。使用FPGA器件設計數(shù)字電路，不僅可以簡化設計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。使用FPGA器件設計數(shù)字系統(tǒng)電路的主要優(yōu)點如下：。Verilog HDL可用于從算法級、門級到開關級的多種抽象層次的數(shù)字系統(tǒng)建模。由于Verilog HDL既是機器可讀的語言也是人類可讀的語言，因此它支持硬件設計的開發(fā)、驗證、綜合和測試；硬件數(shù)據(jù)之間的通信；硬件的設計、維護和修改。Verilog HDL包含了豐富的內(nèi)建原語，包括邏輯門、用戶定義的原語、開關以及線邏輯。從本質(zhì)上講，Verilog所具有的混合抽象層次由兩種數(shù)據(jù)類型所提供，這兩種數(shù)據(jù)類型是線網(wǎng)（net）和變量（variable）。對于過程賦值，變量和網(wǎng)絡值的計算結果可以存儲于變量當中，它提供了基本的行為級建模方法。模塊的功能描述可以是結構級的、行為級的、也可以是結構級和行為級的混合。一個完整的VerilogHDL設計模塊包括端口定義、I/O聲明、信號類型聲明和功能描述四部分。PLI/VPI是一些例程的集合，它使得外部函數(shù)能夠訪問包含在Verilog HDL描述內(nèi)部的信息，推動了與仿真之間的動態(tài)交互。用Verilog HDL語言開發(fā)FPGA的完整流程為：：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環(huán)境。：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。：，即把設計好的邏輯安放到PLD/FPGA內(nèi)。：確認仿真無誤后，將文件下載到芯片。本章主要是利用VerilogHDL，把數(shù)字電路系統(tǒng)從上層到下層（從抽象到具體）逐層描述設計思想，用一系列分層次的模塊來表示極其復雜的數(shù)字系統(tǒng)。接下去，再用現(xiàn)場可編程門陣列FPGA自動布局布線工具，把網(wǎng)表轉換為要實現(xiàn)的具體電路布線結構。（電路）平面布局連線編輯。，并將它們鏈接起來生成編程文件。、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。 Quartus II設計流程：完成器件的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard插件管理器、約束編輯器和布局編輯器等工具。：將設計綜合后的網(wǎng)表文件映射到實體器件的過程，包括 Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具。：Quartus II提供了功能仿真和時序仿真兩種工具。 Quartus II系統(tǒng)工程設計Quartus II 軟件是可編程邏輯器件集成開發(fā)環(huán)境。任何一項設計都是一項工程，都必須首先為此工程建立一個放與此工程相關的所有文件的文件夾，此文件夾將被EDA軟件默認為工作庫（Work Libray）。在圖31中設當文本框內(nèi)設置路徑、名稱和頂層實體名，名稱和頂層實體名必須相同，且不能用中文名。圖31指定項目目錄、名稱和頂層實體，執(zhí)行默認操作，單擊Next按鈕。本設計采用CycloneⅡ系列的EP2C35F672C8芯片。圖32審查工程選擇File→New命令，顯示如圖34界面，選擇Verilog HDL File，單擊OK按鈕，進入源文件編輯區(qū)，輸入源程序并保存文件，將Verilog源程序添加進工程，即Add Current File To Project。即將設計項目適配進FPGA/CPLD目標器中，同時產(chǎn)生多種用途的輸出文件，如功能和時序仿真文件、器件編程的目標文件等。首先選擇Processing菜單中的Start Compilation選項，啟動全程編譯，或者直接單擊工具欄上的編譯按鈕。源程序工程編譯無誤后，可生成模塊電路。圖33乘法器 Diagram/Schematic File并添加模塊電路 II軟件里選擇File→New打開新建文件夾對話框，選擇Block Diagram/Schematic File，單擊OK，即建立了一個空的頂層模塊。將各模塊連接后，則可得系統(tǒng)的完整模塊圖。，設置仿真時間，Edit→End Time打開如圖35對話框。圖35設置仿真時間早期的DDS系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個電路系統(tǒng)運行頻率的升高，采用分離器件構建的DDS電路有其自身無法克服的缺點，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。近來，CPLD及FPGA的發(fā)展為實現(xiàn)DDS提供了更好的技術手段。而且它的時鐘頻率已可達到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。因為，只要改變FPGA中的ROM數(shù)據(jù)，DDS就可以產(chǎn)生任意波形，因而具有相當大的靈活性。另外，將DDS設計嵌入到FPGA芯片所構成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。用FPGA可以非常方便的實現(xiàn)DDS系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場編程進行電路的修改。其中，正弦波采用查找表法產(chǎn)生其基本波形。鋸齒波以DDS相位累加器輸出信號的高8位為輸入，得到其基本波形。本系統(tǒng)采用Altera公司生產(chǎn)的FPGA器件CycloneII系列芯片EP2C35F672C8，該芯片存儲器密度為33216個邏輯單元（LE），總的RAM空間為483840位，包括了1818位乘法器，105個M4K RAM塊，有16個全局時鐘網(wǎng)絡，內(nèi)嵌4個鎖相環(huán)電路，最大用戶I/O引腳數(shù)為475個，并且支持多種不同的單端和高速差分I/O標準。設計時分兩大部分進行，波形模塊和外圍電路模塊。外圍電路模塊為模擬電路，主要完成輸出波形的低通濾波及增益放大功能。系統(tǒng)的總體硬件結構如圖36所示。本系統(tǒng)可實現(xiàn)固定波形和任意波形的輸出。相位累加器高8位作為地址進行ROM表查詢，本設計ROM表中存儲正弦數(shù)據(jù)，用于生成正弦波形，ROM表中也可存儲其它波形數(shù)據(jù)，生成任意波形。累加器高十位輸出同時送入鋸齒波發(fā)生模塊，生成鋸齒波和三角波模塊。 FPGA系統(tǒng)模塊設計系統(tǒng)模塊設計如圖38所示。函數(shù)信號的選擇模塊，主要是由用FPGA設計的DDS模塊控制的，其由加法器及相位寄存器構成的相位累加器和ROM數(shù)據(jù)表構成。如圖39所示，系統(tǒng)共有多個輸入信號和1個輸出信號。1個輸出信號是最終波形的輸出，本系統(tǒng)實現(xiàn)信號波形輸出，方便調(diào)頻、調(diào)幅。rstn：復位信號，低電平有效。LOAD：頻率鎖存信號，上升沿到來時刻，對頻率控制字進行鎖存后，將其送入DDS模塊，經(jīng)相位累加，實現(xiàn)頻率合成。此信號用3位二進制表示，當max位高電平的時候進行放大，相仿的情況下位縮小。圖39系統(tǒng)整體原理圖4系統(tǒng)模塊設計及仿真該模塊主要功能是鎖存頻率控制字，LOAD信號上升沿到來時刻，鎖存頻率控制字，將頻率控制字送入DDS模塊，進行相位累加，實現(xiàn)頻率合成，確定輸出波形頻率。圖41頻率寄存器模塊結構框圖各端口說明如下：Rstn：復位信號，低電平有效。lLOAD：頻率鎖存信號，上升沿時刻鎖存頻率控制字。頻率寄存器模塊功能設計的VerilogHDL程序如下：library ieee。 use 。 rstn,LOAD:in std_logic。 DATA:OUT std_logic_vector(31 downto 0) )。ARCHITECTURE one of reg_fcw isBEGIN PROCESS(clk,rstn)begin if rstn=39。 then DATA=X00000000。event and clk=39。 then if LOAD=39。 THEN DATA=FCW。END IF。end one。圖42頻率寄存器模塊仿真波形圖 DDS模塊設計DDS模塊主要功能是由頻率控制字合成所要產(chǎn)生的波形頻率，并且產(chǎn)生ROM波形數(shù)據(jù)表的的地址。相位寄存器將累加和送回加法器輸入端用于下一次計算，取高8位作為ROM地址，同時送入鋸齒波模塊、方波模塊和三角波模塊。該模塊的結構框圖如圖43所示。data[31..0]：相位寄存器值，保存累加值。32位加法器模塊功能設計的VerilogHDL部分程序如下（詳細程序見附錄2）：library ieee。 use 。 data:in std_logic_vector(31 downto 0)。end addr。 end one。圖44 32位加法器功能仿真該模塊主要功能是寄存上一次相位累加和，取累加和高9位作為ROM數(shù)據(jù)表的地址。該模塊的結構框圖如圖45所示。CLK：系統(tǒng)時鐘信號，頻率為50MHZ.。Data_out[31..0]：上一次加法器累加和數(shù)值，送入加法器中進行運算。相位寄存器模塊功能設計的VerilogHDL程序如下：library ieee。 use 。 rstn:in std_logic。 add:out std_logic_vector(8 downto 0)。end dff32 。begin process(clk,rstn)begin if rstn=39。 then t=x00000000。event and clk=39。 then t=data。end process。add=t(31 downto 23)。在軟件工具Quartus II的編譯和波形仿真后得到的波形如圖46所示。根據(jù)設計，截取相位累加器的高9位作為ROM尋址的位數(shù)。程序中存儲0~的數(shù)據(jù)，且輸出幅度值最高位由相位累加器最高位決定，則實際ROM存儲的數(shù)據(jù)寬度只需8位即可滿足要求，并設尋址深度為512，輸入和輸出采用單時鐘脈沖，如圖47所示。 constant FONT: rom_type := ( 128,130,131,133,134,136,137,139,141,142,144,145,147,148,150,151,153,155,156,158,159,161,162,164,165,167,168,170,171,173,174,176,177,178,180,181,183,184,186,187,188,190,191,192,194,195,196,198,199,200,202,203,204,206,207,208,209,210,212,213,214,215,216,217,219,220,221,222,223,224,225,226,227,228,229,230,231,232,233,234,234,235,236,237,238,239,239,240,241,242,242,243,244,244,245,246,246,247,247,248,249,249,250,250,250,251,251,252,252,253,253,253,254,254,254,254,255,255,255,255,255,256,256,256,256,256,256,256,256,256,256,256,256,256,256,256,255,255,255,255,255,254,254,254,254,253,253,253,252,252,251,251,250,250,250,249,249,248,247,247,246,246,245,244,244,243,242,242,241,240,239,239,238,237,236,235,234,234,233,232,231,230,229,228,227,226,225,224,223,222,221,220,219,217,216,215,214,213,212,210,209,208,207,206,204,203,202,200,199,198,196,195,194,192,191,190,188,187,186,184,183,181,180,178,177,176,174,173,171,170,168,167,165,164,162,161,159,158,156,155,153,151,150,148,147,145,144,142,141,139,137,136,134,133,131,130,12