【正文】 集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可過(guò) GHz 的DDS 芯片，同時(shí)也推動(dòng)了 信號(hào) 發(fā)生器的發(fā)展， 2021 年， Agilent 的產(chǎn)品 33220A 能夠產(chǎn)生17 種 信號(hào) ，最高頻率可達(dá)到 20M， 2021 年的產(chǎn)品 N6030A 能夠產(chǎn)生高達(dá) 500MHz 的頻率，采樣的頻率可達(dá) 。而傳統(tǒng)信號(hào)發(fā)生器采用專用芯片，成本高，控制方式不靈活，已經(jīng)越來(lái)越不能滿足現(xiàn)代電測(cè)量的需要。 本文研究主要內(nèi)容 本論文的主要內(nèi)容如下： 1．對(duì) DDS 的原理、特點(diǎn)及輸出特性進(jìn)行研究、分析； 2．根據(jù) DDS 原理和特點(diǎn)，利用 FPGA 開發(fā) DDS 模塊 3．利用 Quartus II 和 ModelSim 軟件對(duì) DDS 信號(hào) 發(fā)生器進(jìn)行功能仿 真并對(duì)仿真結(jié)果進(jìn)行分析。量化的技術(shù)指標(biāo)： (1)能夠輸出典型的方波，三角波，正弦波。 直接模擬合成法利用倍頻、分頻、混頻及濾波，從單一或幾個(gè)參數(shù)頻率中產(chǎn)生多個(gè)所需頻率。該方法頻率轉(zhuǎn)換時(shí)間短，用這種方法合成的頻率范圍將受到限制，更重要的是由于采用大量的倍頻，混頻，分頻，濾波等裝置，使 得頻率合成器不僅帶來(lái)了龐大的體積和重量，而且輸出的諧波，噪聲及寄生頻率都難以抑制，目前己基本不被采用。該方法結(jié)構(gòu)簡(jiǎn)單、便于集成，且頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，一般只能用于小步進(jìn)頻率合成技術(shù)中。但直接式頻率合成器電路結(jié)構(gòu)復(fù)雜，體積大，成本較高，研制調(diào)試一般比較困難，由于采用了大量的混頻、濾波 電路，直接式頻綜很難抑制因非線性而引入的雜波干擾，因而難以達(dá)到較高的雜波抑制度。頻率合成技術(shù)是產(chǎn)生頻率源的一種現(xiàn)代化手段，在通信、雷達(dá)、導(dǎo)航、廣播電視、電子偵察、電子干擾與反干擾及現(xiàn)代儀器儀表中有著廣泛的應(yīng)用。對(duì)頻率合成器的基本要求是既要合成所需頻率，又要保證信號(hào)的純凈。 （ 2）頻率穩(wěn)定度頻率穩(wěn)定度是指在規(guī)定的時(shí)間間隔內(nèi)，頻率合成器的實(shí)際輸出頻率與頻率標(biāo)定值偏差的數(shù)值，可分為長(zhǎng)期、短期和瞬時(shí)穩(wěn)定度。頻率分辨率指兩個(gè)輸出頻率之間的最小間隔。該指標(biāo)與頻率合成所采用的技術(shù)緊密關(guān)聯(lián)。雜散又稱寄生信號(hào)，分為諧波分量和非諧波分量，主要由頻率合成過(guò)程中的非線性失真產(chǎn)生，也有頻率合成器內(nèi)外干擾的影響，還與頻率合成方式有關(guān)；相位噪聲是瞬間頻率穩(wěn)定度的頻域表示，在頻譜上表現(xiàn)為主譜兩邊連續(xù)噪聲邊帶。 7 （ 6）調(diào)制性能調(diào)制性能是指頻率合成器的輸出是否具有調(diào)幅、調(diào)頻、調(diào)相、幅移鍵控、頻移鍵控、相移鍵控、掃頻、猝發(fā)等功能。任意波在各個(gè)領(lǐng)域特別是在測(cè)量測(cè)試領(lǐng)域有著廣泛的應(yīng)用。 自 80 年代以來(lái)各國(guó)都在研制 DDS 產(chǎn)品，并廣泛的應(yīng)用于各個(gè)領(lǐng)域。如 AD700 AD9850、 AD985 AD985 AD9858 等。這些芯片還具有調(diào)制功能。這些芯片集成度高內(nèi)部都集成了 D/A 轉(zhuǎn)換器，精度最高可達(dá) 12bit。 運(yùn)用 DDS 技術(shù)生產(chǎn)的 DDS 任意波型信號(hào)發(fā)生器是較新的一類信號(hào)源，并且已經(jīng)廣泛投入使用。由于 DDS 的自身特點(diǎn)，還可以很容易的產(chǎn)生一些數(shù)字調(diào)制信號(hào)，如 FSK、 PSK 等。同時(shí)輸出 信號(hào) 的頻率辨率、頻率精度等指標(biāo)也有很大的提 高。通過(guò) DDS 可以比較容易的產(chǎn)生一些通信中常用的調(diào)制信號(hào)如 :頻移鍵控 (FSK)、二進(jìn)制相移鍵控 (BPsK)和正交相移鍵控 (QPSK)。在雷達(dá)中通過(guò) DDS 和 PLL 相結(jié)合可以產(chǎn)生毫米波線性調(diào)頻信號(hào)， DDS 移相精度高、頻率捷變快和發(fā)射 信號(hào) 可捷變等優(yōu)點(diǎn)在雷達(dá)系統(tǒng)中也可以得到很好的發(fā)揮。其基本原理就是將 信號(hào) 數(shù)據(jù)先存儲(chǔ)起來(lái)，然后在頻率控制字的作用下，通過(guò)相位累加器從存儲(chǔ)器中讀出 信號(hào) 數(shù)據(jù)，最后經(jīng)過(guò)數(shù) /模轉(zhuǎn)換和低通濾波后輸出頻率合成。 頻 率 控 制 字相 位 累 加 器相 位 控 制 字信 號(hào) 查 找 表幅 度 控 制 字乘 法 器信 號(hào) 輸 出 圖 1： DDS 原理 圖 工作原理：每 個(gè)時(shí)鐘脈沖，加法器就將頻率控制字 K 與累加器輸出的累加相位數(shù)據(jù)相 加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。這樣，相位累加器在時(shí)鐘脈沖作用下，不斷地對(duì)頻率控制字進(jìn)行線性相位累加。用相位累加器輸出的數(shù)據(jù)作為 信號(hào) 存儲(chǔ)器（ ROM）的相位取樣地址，這樣就可把存儲(chǔ)在 信號(hào) 存儲(chǔ)器內(nèi)的 信號(hào) 抽樣值 （二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值的轉(zhuǎn)換。 DDS 的優(yōu)點(diǎn) (l)輸出頻率相對(duì)帶寬較寬 輸出頻率帶寬為 50%fs(理論值 )，但考慮到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)的散雜抑制，實(shí)際輸出帶寬仍可達(dá)到 40%fs。事實(shí)上，在 DDS 頻率控制字改 變之后，需經(jīng)過(guò)一個(gè)時(shí)鐘周期后按照新的相位增量累加，才能實(shí)現(xiàn)頻率的轉(zhuǎn)換。時(shí)鐘頻率越高，轉(zhuǎn)換時(shí)間越短。 (3)頻率分辨率高 若時(shí)鐘 fs 的頻率不變， DDS 的頻率分辨率就是由相位累加器的位數(shù) N 決定。目前，大多數(shù) DDS 的分辨率在 1Hz 數(shù)量級(jí)，許多小于 1mHz 甚至更小。 (5)輸出 信號(hào) 的靈活性 只要在 DDS 內(nèi)部加上相應(yīng)控制如調(diào)頻控制 FM，調(diào)相控制 PM 和調(diào)幅控制 AM 即可以方便靈活實(shí)現(xiàn)調(diào)頻，調(diào)頻和調(diào)幅等功能，產(chǎn)生 FSK， PSK， ASK， MSK 等信號(hào)。當(dāng) DDS 的 信號(hào) 存儲(chǔ)器分別存放正弦和余弦函數(shù)表時(shí)，即可得到正交的兩路輸出。 DDS 的缺點(diǎn) (l)輸出帶寬范圍有限 由于 DDS 內(nèi)部 DAC 和 信號(hào) 存儲(chǔ)器 (ROM)的工作速度有限，使得 DDS 輸出的最高頻率有限。采用 GaAS 工藝的 DDS 芯片工作頻率可達(dá) 2GHz 以上。其來(lái)源主要由三個(gè)：相位累加 器相位舍入誤差造成的散雜；幅度量化誤差造成的散雜和 DAC 非理想特性造成的散雜。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。 FPGA的基本組成部分有可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式 RAM 塊、豐富的布線資源、底層嵌入功能單元等。為了使 FPGA 有更靈活的應(yīng)用，目前大多數(shù) FPGA 的 I/O單元被設(shè)計(jì)成可編程模式，通過(guò)軟件的靈活配置，可以適配不同的電氣標(biāo)準(zhǔn)和物理特性，調(diào)整匹配阻抗特性、上下拉電阻、輸出驅(qū)動(dòng)電流大小等。 （ 2）基本可編程邏輯單元 基本可編程邏輯單元（ LE）是可編程邏輯器件的主體，可以根據(jù)設(shè)計(jì)靈活地改變 其內(nèi)部連接與配置 ,完成不同的邏輯功能。查找表完成純組合邏輯功能；寄存 器配置相當(dāng)靈活，可配置為帶同 /異步復(fù)位 /置位、時(shí)鐘使能的觸發(fā)器或者配置為鎖存器。 FPGA 內(nèi)部嵌入可編程 RAM 模塊，大大地拓展了 FPGA 的應(yīng)用范圍和使用靈活性。 FPGA 內(nèi)嵌的塊 RAM 一般可以靈活配置為單端口 RAM（ Single Port RAM）、雙端口 RAM（ Double Ports RAM）、偽雙端口 RAM（ Pseudo DPRAM）、 CAM（ Content Adderssable Memory）、 FIFO（ First In First Out）等常用存儲(chǔ)結(jié)構(gòu)。 FPGA 內(nèi)部有著非常豐富的布線資源，這些布線資源根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而不 同的等級(jí)，有一些是全局性的專用布線資源，用以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線；一些叫做長(zhǎng)線資源，用以完成器件 Bank 間的一些高速信 11 號(hào)和一些第二全局時(shí)鐘信號(hào)的布線，也稱為 Low Skew 信號(hào)的布線；還有一些叫做短線資源，用以完成基本邏輯單元之間的邏輯互聯(lián)與布線。在本設(shè)計(jì)中，選用的 FPGA 是 Altera 公司的 Cyclone II 系列的EP2C5Q208。另外， CycloneII系列的 FPGA 采用了 的內(nèi)核電壓，將功耗降到了非常低的范圍。 Quartus 版本幾乎支持 Altera 現(xiàn)行的所有 FPGA，在該集成開發(fā)環(huán)境中可以實(shí)現(xiàn)電路的設(shè)計(jì)、綜合、適配到最后形成下載文件以及在線配置FPGA，還能對(duì)電路進(jìn)行功能仿真，對(duì)適配后形成的最終電路進(jìn)行時(shí)序仿真。另外，為了方便設(shè)計(jì)， Quartus II 還提供了免費(fèi) LPM 模塊供用戶調(diào)用，如計(jì)數(shù)器、存儲(chǔ)器、加法器、乘法器等。這些 LPM 模塊和 IP 核都大大簡(jiǎn)化了設(shè)計(jì)過(guò)程，縮短了開發(fā)周期。采用硬件描述語(yǔ)言的優(yōu)點(diǎn)易于使用自頂向下的設(shè)計(jì)方法、易于模塊規(guī)劃和復(fù)用、移植性強(qiáng)、通用性好。這種方法的優(yōu)點(diǎn)是可以充分利用現(xiàn)有的設(shè)計(jì)資源。一般來(lái)說(shuō)，完整的 FPGA 設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證、板級(jí)仿真驗(yàn)證與調(diào)試等主要步驟。它可以使數(shù)字邏輯電路設(shè)計(jì)者利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化 (EDA)工具進(jìn)行仿真，自動(dòng)綜合到門級(jí) 電路，再利用 ASIC 或 FPGA 實(shí)現(xiàn)其具體功能。軟件設(shè)計(jì)語(yǔ)言中沒有時(shí)序概念，難以描述信號(hào)間的時(shí)序關(guān)系。 VerilogHDL語(yǔ)言是硬件描述語(yǔ)言中的一種，它是在 1983 年由 Gat way Design Automation 公司的 philMoothy 首創(chuàng)。隨著這種仿真器的流行， verilogHDL語(yǔ)言得到迅速發(fā)展。由于 Ver