【正文】 結(jié)構(gòu)簡單集成度高。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器溢出的頻率就是 DDS 的輸出的信號頻率。 (2)頻率轉(zhuǎn)換時間短 9 DDS 是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)這種結(jié)構(gòu)使得 DDS 的頻率轉(zhuǎn)換時間極短。 DDS 的轉(zhuǎn)換時間可達(dá)納微秒級數(shù)量級，比使用其他的頻率合成方法都要短數(shù)個數(shù)量級。 (4)相位變化連續(xù) 改變 DDS 輸出頻率，實(shí)際上改變的是 每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)。 (6)其他優(yōu)點(diǎn) 由于 DDS 中幾 乎所有部件都屬于數(shù)字電路，易于集成，功耗低，體積小，重量輕，可靠性高，且易于程控，使用相當(dāng)靈活，因此性價比極高。 (2)輸出散雜大 由于 DDS 采用全數(shù)字結(jié)構(gòu)，不可避免地引入了散雜。 FPGA 的使用非常靈活，同一片 FPGA 通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。 （ 1）可編程輸入輸出單元 可編程輸入輸出單元（ IOE）是芯片和外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配需要。每個 LE 包含了一個 4 輸入的查找表（ LUT）、一個帶有同步使能的可編程觸發(fā)器一個進(jìn)位鏈和一個級聯(lián)鏈。在本文中實(shí)現(xiàn)的過程中，塊 RAM 是設(shè)計(jì)不可或缺的資源，內(nèi)部 RAM 的使用節(jié)省了片外器件，從而節(jié)省了系統(tǒng)成本 。 （ 5）底層嵌入功能單元 這里所說的底層嵌入功能單元指的是那些通用程度較高的嵌入式功能模塊，比如 PLL、DSP、 CPU 等 ,隨著 FPGA 的發(fā)展，這些功能模塊被越來越多的嵌入到 FPGA 內(nèi)部，以滿足不同場合的要求。 Quartus II 集成開發(fā)環(huán)境 Quartus II 軟件是 Altera 的綜合開發(fā)工具，它集成了 Altera 的 FPGA/CPLD 開發(fā)流程中所涉及的所有工具和第三方軟件接口。除了這些免費(fèi)的 LPM 模塊外， Altera 公司還開發(fā)了有償 IP 核提供給有需 要的用戶使用。 （ 3）網(wǎng)表輸入：對于在其他軟件系統(tǒng)上設(shè)計(jì)的電路，可以采用這種設(shè)計(jì)方法，而不必重新輸入， Quartus II 支持的網(wǎng)表文件包括 EDIF、 VHDL 及 Verilog 等格式。 VerilogHDL語言簡介 硬件描述語言 HDL是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。 12 硬件描述語言自出現(xiàn)起，發(fā)展非常迅速，已經(jīng)成功應(yīng)用在數(shù)字邏輯設(shè)計(jì)的各個階段，包括設(shè)計(jì)、仿真、驗(yàn)證、綜合等，它們對設(shè)計(jì)自動化起到了極大的推動作用。 1989 年， Cadence 公司收夠了 Gate Way 公司， VerilogHDL 語一言成為 Cadenee 公司的私有財(cái)產(chǎn)。 (2)同一個設(shè)計(jì)， Verilog 語一言允許設(shè)計(jì)者在不同層次 上進(jìn)行抽象。 (5)能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次，模塊的規(guī)模可以是任意的，語言對此沒有任何限制。 FPGA 開發(fā)流程 FPGA 開發(fā)一般流程： 電路的設(shè)計(jì)與輸入（ HDL 描述和原理如圖輸入方法） 功能仿真（前仿真：檢查所設(shè)計(jì)的電路是否滿足預(yù)先設(shè)想的功能需求） 綜合優(yōu)化（把 RTL 級描述和原理圖描述變成門級網(wǎng)表描 述） 綜合后仿真（檢查綜合后的結(jié)果是否和預(yù)想的設(shè)計(jì)一致） 布局布線 （布局：把門級網(wǎng)表中各個基本硬件單元適配到 FPGA 具體的硬件電路上 ；根據(jù)布局的拓?fù)浣Y(jié)構(gòu)和 FPGA 的連線資源， 把這些基本硬件單元合理的連接起來） 時序仿真與驗(yàn)證（后仿真：包含門延遲和傳輸線的延遲，能真是反應(yīng) FPGA 的實(shí)際工作情況，確保設(shè)計(jì)的穩(wěn)定性和可靠性） 調(diào)試與加載配置 以上的任何一步出現(xiàn)問題，都要回到相應(yīng)的步驟進(jìn)行重新設(shè)計(jì)，知道滿足要求為止。 DSP Builder 依賴于 MathWorks 公司的 數(shù)學(xué)分析 工具 Matlab/Simlink，以 Simulink 的 Blockset 出現(xiàn)。 DSPBulider 開發(fā)流程 14 圖 2： DSPBulider 開發(fā)流程 圖 (1)設(shè)計(jì)流程的第一步 ： 在 Matlab/Simulink 中進(jìn)行設(shè)計(jì)輸入，在 Matlab/Simulink 中建立一個模型文件（ mdl文件），用圖形方式調(diào)用 DSP Builder 和其它 Simulink 庫中的模塊，構(gòu)成系統(tǒng)級或算法級設(shè)計(jì)框圖。 (3)設(shè)計(jì)流程的第三步 ： 執(zhí)行 RTL 級的仿真， DSP Builder 支持自動流程的 ModelSim 仿真。 (5)設(shè)計(jì)流程的第五步 ： 在 Quartus II 中編譯用戶的設(shè)計(jì)，最后將設(shè)計(jì)下載，進(jìn)行測試驗(yàn)證。 控制模塊 如下圖所示： 圖 6 DDS 控制模塊 串口通信模塊 按照串口通信協(xié)議，設(shè)計(jì)了能與 PC 機(jī)串口通信的模塊，從而 可以 通過軟件改變 DDS控制模塊中幅度控制字，頻率控制字和相位控制字 。在設(shè)計(jì)過程中極深刻的體會到由頂向下的結(jié)構(gòu)設(shè)計(jì)與自下而上的模塊支撐體系思想的重要性，認(rèn)識到模塊的優(yōu)化與測試對于整體系統(tǒng)功能實(shí)現(xiàn)的不可低估的價值。 在 做畢業(yè)設(shè)計(jì) 過程中，我們深刻體會到可編程芯片的便利。謹(jǐn)此，我由衷的感謝多年來在學(xué)習(xí)生活上幫助過我的每一個人。 感謝我的同學(xué)們， 每當(dāng)我遇到問題而躊躇莫 展時，同學(xué)們的幫助與鼓勵給了我技術(shù)上的指點(diǎn)和心理上的支持，因此我 解決了很多知識難題， 我也深刻體會到班級大家庭的溫暖 。 input dds_finc_key。 output [31:0] pword。 output da_clk。 reg [11:0] aword。 reg [24:0] ainc_key_t。b10_0000_0000_0000_0000_0000_0000。b10000000000000000000000000。d7000000) begin finc_key_t=2539。 25 end end if(!dds_fdec_key) begin fdec_key_t=fdec_key_t+2539。b0。d10。d7000000) begin ainc_key_t=2539。if(aword==1239。d1。 if(!dds_adec_key) begin aword=aword1239。d24。if(aword==1239。d7000000) begin adec_key_t=2539。d0。 if(!dds_ainc_key) begin aword=aword+1239。d1。d1000000。 if(fdec_key_t=2539。 if(!dds_finc_key) fword=fword+3239。d1。d10。 reg [24:0] adec_key_t。 assign da_clk=clk50。b0。 output [11:0] aword。 input dds_fdec_key。 input clk50,rst。 在畢業(yè)設(shè)計(jì)的過程中，他 自始至終關(guān)心督促 著 進(jìn)程和進(jìn)度 ； 不斷的 向 我們傳授分析 和解決問題的辦法，并指出了正確的 研究 方向，使我在 畢業(yè)設(shè)計(jì)的 過程中少走很多彎路。因此作為新時代的知識青年的我們，在未來的世界靠我們建設(shè)的重?fù)?dān)之下，只有不斷與時俱進(jìn)，不斷充實(shí)自己的知識儲備，在與別人研究合作中鍛煉自我，發(fā)展自我，才能在將來 的工作，學(xué)習(xí)過程中更加的游刃有余。 隨著電子行業(yè)的迅猛發(fā)展，許多高科技產(chǎn)品應(yīng)運(yùn)而生， Altera 公司的 FPGA芯片無論在處理速度還是存儲容量上都遠(yuǎn)遠(yuǎn)超過了其他同類產(chǎn)品的性能。這樣有利于 子模塊 修改和調(diào)試，增強(qiáng)了 模塊 的可移植性。如果 DSP Builder 產(chǎn) 生的 DSP模型只是整個設(shè)計(jì)中的一個子模塊，那么可以在設(shè)計(jì)中調(diào)用 DSP Builder 產(chǎn)生的 VHDL 文件，以構(gòu)成完成的設(shè)計(jì)。 (4)設(shè)計(jì)流程的第四步 ： 使用第二步 SignalCompiler 產(chǎn)生的 VHDL 文件進(jìn)行 RTL 級的綜合，網(wǎng)表產(chǎn) 生和適配等處理， DSP Builder 支持自動流程和手動流程兩種方式：自動流程中可以選擇讓 DSP Builder 自動調(diào)用 Quartus II 等 EDA 軟件來完成相應(yīng)的工作；手動模式允許用戶選擇相應(yīng)的軟件來完成相應(yīng)的工作，手動模式需要更多的干預(yù)，同時提供了更大的靈活性，用戶可以指定綜合、適配等過程的條件。第一步設(shè)計(jì)同一般的 Matlab/Simulink 建模過程幾乎沒什么區(qū)別，所不同的是，設(shè)計(jì)采用了 DSP Builder 庫。更特別的是， Altera MegaCore 也被嵌入到DSP Builder 中，這樣用戶可以方便的從 DSP Builder 中調(diào)用 QuartusII 中的 IP 核進(jìn)行設(shè)計(jì)，提高了設(shè)計(jì)效率。 DSPBulider 簡介 及 開發(fā)流程 DSPBulider 簡介 DSP Builder 是美國 Altera公司推出的一個面向 DSP開發(fā)的系統(tǒng)級工具， 2021 年， Altera 公司 推出