【正文】 ............................................................................................35參 考 文 獻 ................................................................................................................................36致謝 ................................................................................................................................................38 1 緒 論 課題背景無線電技術進行信息傳輸在現(xiàn)代電子應用中占有及其重要的地位,無線電通信,電視,雷達,遙控遙測等,都是利用無線電技術傳輸各種不同信息的方式。通過近 20 年的發(fā)展，通信己成為市場最活躍、份額最高的產(chǎn)業(yè)，也成為國際上市場競爭最激烈的部分。然而在某些場合，專用 DDS 芯片在控制方式、置頻速率等方面與系統(tǒng)的實際要求存在很大差距，這時可以采用高性能 FPGA 來設計符合具體需要的 DDS 電路。所有這一切在功能實現(xiàn)、性能指標與成本方面都在不斷增加其要求。DSP 處理器的這種固定的硬件結構特別不適合于當前許多要求能進行結構特性隨時變更的應用場合，即所謂面向用戶型的 DSP 系統(tǒng)，或者說是用戶可定制型，或可重配置型的 DSP 應用系統(tǒng)(Customized DSP 或 Reconfigurable DSP 等)，如軟件無線電、醫(yī)用設備、導航、工業(yè)控制等方面。今天大容量、高速度的 FPGA 的出現(xiàn)，克服了上述方案的諸多不足。DSP Builder 就是 Altera 公司推出的一個面向 DSP 開發(fā)的系統(tǒng)級工具。 隨著數(shù)字技術在儀表和通信系統(tǒng)中的廣泛應用，一種從參考頻率源生成多種頻率的數(shù)字控制方法應運而生，這種技術就是DDS(即直接數(shù)字合成)?，F(xiàn)場可編程門陣列(FPGA)設計無線電和調(diào)制解調(diào)器與 DSP 芯片比較，雖然FPGA 可輕而易舉地實現(xiàn)如卷積編碼器等復雜邏輯功能，但在實現(xiàn)大量復雜計算方面卻有很大的缺陷。利用 DSP Builder 進行建摸, 同時又通過 Signal Compiler 可以把 Matlab/Simulink 的設計文件(.mdl)轉(zhuǎn)成相應的硬件描述語言 VHDL 設計文件(.vhd)，以及用于控制綜合與編譯的 TCL腳本，而對后者的處理可以由 FPGA/CPLD 開發(fā)工具 QuartusII 來完成。頻率控制、模擬幅度調(diào)制信號、模擬頻率調(diào)制信號等功能都是圍繞該信號展開的。outS outf上式的表述對于時間 t 是連續(xù)的，為了用數(shù)字邏輯實現(xiàn)該表達式，必須進行離散化處理。DDS 是以數(shù)控的方式產(chǎn)生頻率、相位和幅度可以控制的正弦波，圖 所示是一個基本的 DDS 結構，主要由相位累加器、相位調(diào)制器、正弦 ROM 查找表和D/A 構成。相位寄存器的輸出與相位控制字相加，其結果作為正(余)弦查找表地址。相位累加器的輸入是相位增量 ，又由于與輸出頻率 是簡單的線性關B??outf????1 1out1 Δsin2πsin(Δ)sink kkNSAABAfB???? ?? ??????????????12πkN????系： 式（） 故相位累加器的輸入又可稱為頻率字輸入，事實上，當系統(tǒng)基準時鐘 是clkf時， 就等于 。相位字輸入也需要用同步寄存器保持同步。 M 太大會導致 ROM 容量的成倍上升，而輸出精度受 D/A 位數(shù)的限制未有很大改善。2) DDS 的頻率分辨率或稱頻率最小步進值，即 為１時，可用頻率輸入值步進一個最小間隔B??對應的頻率輸出變化量來衡量。與同門陣列等其它ASIC(Application Specific Integrated Circuit)相比，它們又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、可實時在線檢驗等優(yōu)點，因此被廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn)之中。正是 FPGA 的這種硬件重構的靈活性，使得設計者能夠?qū)⒂布枋稣Z言(如 VHDL 或 Verilog)描述的電路在 FPGA 中實現(xiàn)。輸入/輸出模塊是芯片與外界的接口，完成不同電氣特性下的輸入輸出功能要求。FPGA 通常由布線資料分隔的可編程邏輯單元(或宏單元)構成陣列，又由可編程 YO 單元圍繞陣列構成整個芯片。2)基于 EEPROM 存儲器技術的可編程邏輯芯片能夠重復編程 100 次以上，系統(tǒng)掉電后編程信息也不會丟失，編程方法分為在編程器上編程和用下載電纜編程。FPGA作為新一代的可編程邏輯器件，由于其基本原理的特殊性，除了具有一般可編程邏輯器件的特點之外，在電子系統(tǒng)設計中還具有一些自己的特點：1）編程方式簡便靈活。由于EDA開發(fā)工具的通用性、設計語言的標準化以及設計過程幾乎與所用的FPGA器件的硬件結構沒有關系，所以從而使得片上系統(tǒng)的產(chǎn)品設計效率大幅度提高，開發(fā)周期大大縮短。隨著達數(shù)百萬門高密度的 FPGA 的出現(xiàn)，F(xiàn)PGA 在原有的高密度的邏輯宏單元的基礎上嵌入了許多面向 DSP 的專用硬核模塊，結合大量可配置于 FPGA 硬件結構中的參數(shù)化的 DSP IP 軟核，DSP 開發(fā)者能十分容易地將整個 DSP 應用系統(tǒng)實現(xiàn)在一片 FPGA 中，從而實現(xiàn)了所謂的可編程 SOC 系統(tǒng)，即 SOPC。使用 FPGA 器件可以大大縮短系統(tǒng)的研制周期，減少資金投入。DSP Builder 就是美國 Altera 公司推出的一個面向 DSP 開發(fā)的系統(tǒng)級工具。 現(xiàn)場可編程門陣列(FPGA)設計無線電和調(diào)制解調(diào)器與 DSP 芯片比 較，雖然 FPGA 可輕而易舉地實現(xiàn)如卷積編碼器等復雜邏輯功能，但在實現(xiàn)大量復雜計算方面卻有很大的缺陷。 FPGA 中的面向 DSP 的嵌入式模塊有可配置 RAM、DSP 乘加模塊和嵌入式處理器等，使 FPGA 能很好地適用于 DSP 功能的實現(xiàn)。FPGA中的嵌入式處理器進一步提高了 FPGA 的系統(tǒng)集成和靈活性，使之成為一個軟件與硬件聯(lián)合開發(fā)和靈活定制的結合體，可使設計者既能在嵌入式處理器中完成系統(tǒng)軟件模塊的開發(fā)和利用，也能利用 FPGA 的通用邏輯宏單元完成硬件功能模塊的開發(fā)。 基于 EDA 工具的 FPGA 設計流程 EDA技術現(xiàn)代電子技術的核心是EDA (Electronic Design Automation電子設計自動化)技術。在計算機輔助工程方面融合了計算機輔助設計(CAD),計算機輔助制造(CAM)、計算機輔助測試(CAT)、計算機輔助工程(CAE)技術以及多種計算機語言的設計概念，而在現(xiàn)代電子學方面則容納了更多的內(nèi)容，如電子線路設計理論、數(shù)字信號處理技術、數(shù)字系統(tǒng)建模和優(yōu)化技術及長線技術理論等等。此外，從應用的廣度和深度來說，由于電子信息領域的全面數(shù)字化，基于EDA的數(shù)字系統(tǒng)的設計技術具有更大的應用市場和更緊迫的需求性。更為重要的是各EDA公司致力于推出兼容各種硬件實現(xiàn)方案和支持標準硬件描述語言的EDA工具軟件的研究，這些都有效地將EDA技術推向成熟。原理圖輸入方式的特點是適合描述連接關系和接口關系，而描述邏輯功能則比較繁瑣；而用HDL文本來描述設計，其邏輯描述能力強，但描述接口和連接關系則不如圖形方式直觀。整個綜合過程就是將設計者在EDA平臺上編輯輸入的HDL文本、原理圖描述，依據(jù)給定的硬件結構組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。仿真是在EDA設計過程中的重要步驟，它包括功能仿真和時序仿真。如上一小節(jié)所述，F(xiàn)PGA器件的配置方式靈活，有多種的方式可供選擇。從而使得設計者能遵循一條類似于軟件設計流程的開發(fā)方法進行 FPGA 的 DSP 設計，設計效率大為提高。圖 基于 FPGA 的系統(tǒng)級開發(fā)流程MATLB/Simulink建 模 /仿 真VHD轉(zhuǎn) 換 邏 輯 綜 合 功 能 仿 真 /編 譯 適 配 /時 序 實 時 仿 真 /硬 件 配 置DSP系 統(tǒng) 建 模DSP Buildet綜 合 、 適 配布 線 、 布 局（ QuartsⅡ )基 于 IP核 的DS庫FPGADS系 統(tǒng) 實 現(xiàn) DSP Builder 及其設計流程 DSP Builder 概述DSP Builder 是一個系統(tǒng)級(或算法級)設計工具，它架構在多個軟件工具之上，并把系統(tǒng)級和 RTL 級兩個設計領域的設計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。DSP Builder 針對不同情況提供了兩套設計流程，即自動流程和手動流程。第三步是 DSP Builder 設計實現(xiàn)的關鍵一步，通過 Signal Compiler 把Simulink 的模型文件()轉(zhuǎn)化成通用的硬件描述語言 VHDL 文件(后綴)。電路模型的建立可以是圖形化的，可以方便地利用 Simulink 與 DSP Builder 中提供的豐富的功能塊和IP 核進行設計。接下去是利用置于 Simulink 電路模型界面的 DSP Builder 的 Signal Compiler，將電路模型文件即 Simulink 模塊文件轉(zhuǎn)換成 RTL 級的 VHDL 代碼表述和 Tcl 腳本。 一旦獲得了轉(zhuǎn)換好的 VHDL 描述，在 Simulink 中即可調(diào)用 VHDL 綜合器了。因為對 RTL 級的 VHDL 綜合，必須確定底層元件的工藝特性和結構特性，但不必了解硬件時序特性，只有在適配時才需要時序信息。圖 是 DSP Builder 的設計流程圖：M a t l a bS i m u l i n k建立模型S i m u l i n k模型仿真m d l 轉(zhuǎn)成v h d lH D L 仿真( M o d e l S i m )綜合 ( Q u a r t u s Ⅱ ,L e o n a r d o S p e c t r u m, S y n p l i f y )綜合( Q u a r t u s Ⅱ , L e o n a r d o S p ec t r u m , S y n p l i f y )A T O M N e t l i s t 產(chǎn)生Q u a r t u s ⅡQ u a r t u s Ⅱ生成編程文件 ( . p o f , . s o f )下載至硬件自動流程圖 DSP Builder 設計流程再接下來的幾個步驟是對以上設計產(chǎn)生的 VHDL 的 RTL 代碼和仿真文件進行綜合、編譯適配以及仿真。在手動流程中，設計者可以靈活地指定綜合、適配條件。綜合器可以是 Synplify Pro，也可以是 Leonardo Spectrum，或者采用 Altera 自己的 Quartus II。這里產(chǎn)生的網(wǎng)表文件稱為 ATOM 網(wǎng)表文件(如圖 所示)，主要是 EDIF 網(wǎng)表文件(.edf 電子設計交換格式文件)或 VQM(.vqm Verilog Quartus Mapping File)，它們是一種參數(shù)可設置的，并含有具體器件系列硬件特征(如邏輯宏單元 LCs、I/O單元、乘積項、嵌入式系統(tǒng)塊 ESB 等)的網(wǎng)表文件。同時，一樣可以使用 Quartus II 強大的 Logic Lock 功能和 Signal Tap 測試技術。DSP Builder 在生成 VHDL 代碼時，可以同時生成用于測試 DSP 模塊的 Test Bench(測試平臺)文件，DSP Builder 生成的 Test Bench 文件采用 VHDL 語言，測試向量與該 DSP 模塊在Simulink 中的仿真激勵相一致。這就需要再次使用 ModelSim 進行仿真，這時仿真采用 Quartus II 適配后帶延時信息的網(wǎng)表文件(EDIF 格式或者VHDL、Verilog 格式)。QuartusⅡ在 21 世紀初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX+plusⅡ的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。同樣，QuartusⅡ具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。Synthesis） 、適配器（Fitter） 、裝配器（Assembler） 、時序分析器（Timing Analyzer） 、設計輔助模塊（Design Assistant） 、EDA 網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Compiler Database Interface）等。此外，QuartusⅡ還包含許多十分有用的 LPM（Library of Parameterized Modules）模塊，它們是復雜或高級系統(tǒng)構建的重要組成部分，在 SOPC 設計中被大量使用，也可在 QuartusⅡ普通設計文件一起使用。圖 所示是 QuartusⅡ開發(fā)設計流程。QuartusⅡ允許來自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口，QuartusⅡ支持層次化設計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設計方式完成的模塊（元件）進行調(diào)用，從而解決了原理圖與 HDL 混合輸入圖 形 或HDL編 輯 Analysiamp。對于使用 HDL 的設計，可以使用 Qu