eda課程設(shè)計--基于fpga的dds信號發(fā)生器設(shè)計(文件)
【正文】 程設(shè)計主要利用 BS 系列撥碼開關(guān)，其特點為： 本體比較大，撥動推扭用手直接撥動起來很方便。經(jīng)開發(fā)平臺的 D/A 轉(zhuǎn)化和外加濾波整形處理波形數(shù)據(jù)，理論上能夠?qū)崿F(xiàn)任意頻率的各種波形。 D/A 轉(zhuǎn)換單元負(fù)責(zé)對從 ROM 表里讀取的波形數(shù)據(jù)進(jìn)行 D/A 轉(zhuǎn)換，對 D/A 轉(zhuǎn)換器件的選用從建立時間、位數(shù)、轉(zhuǎn)化誤差和轉(zhuǎn)換時間等四個方面考慮 。在實測中， 波形數(shù)字的誤差相對很小。 以直接數(shù)字頻率合成技術(shù) (DDS)為基礎(chǔ)的波形信號發(fā)生器工作原理和設(shè)計過程，并在 FPGA 實驗平臺上設(shè)計實現(xiàn)了滿足各功能指標(biāo)的信號發(fā)生器。 input CLKC。//KEY output input [3:0]inDB。 reg [1:0]counter_o。 else counter_o = 239。 else counter_i = 239。b1110。 239。b11:outDB = 439。 239。 default:。end else DATA = DATA。 output reg[15:0]F。//KEY output input [3:0]inDB。 output [7:0]DB。 wire CLK。 DivClk clk_test(CLK50M,5000,CLK)。 parameter key1=839。 parameter key3=839。 parameter key5=839。 parameter key7=839。 parameter key9=839。 parameter keyb=839。 parameter keyd=839。 parameter keyf=839。 always(posedge CLKAS) begin //WEI_OUT = 839。d100。b01。b01。b11。//6 key7:V = 40。//4 key5:F = 1000。b10。b00。d25。//initation if(RST == 139。 assign DATA[3:0] = inDB。 parameter keye=839。 parameter keyc=839。 parameter keya=839。 parameter key8=839。 parameter key6=839。 parameter key4=839。 parameter key2=839。 parameter key0=839。 wire CLKAS。 reg [4:0]SIGNAL。//xiang wei output WR。//wave output reg[7:0]V。 input CLK50M。b1111)begin if(temp_c == inDB)begin DATA[3:0] = inDB。 239。 endcase end always(negedge CLKC)begin case(counter_i) 239。b1011。b01:outDB = 439。 end always(posedge CLK)begin case(counter_o) 239。 end always(posedge CLKC)begin if(counter_i = 239。 always(posedge CLK)begin if(counter_o = 239。 reg [3:0]temp_b。//devided clock source output reg [7:0]DATA。整體開發(fā)環(huán)境成熟，應(yīng)用工具齊全，隨著 FPGA 性價比的不斷提高，基于 FPGA 平臺開發(fā)信號發(fā)生器將逐步走向標(biāo)準(zhǔn)化、規(guī)?；?。 ： 通過本次設(shè)計，使我對 DDS 原理和 verilog 語言有了更深的了解在這次課程設(shè)計中， 主要通過撥碼開關(guān) 和 FPGA 主頻的的硬件調(diào)試工作，通過對 撥碼開關(guān) 的不斷調(diào)試，不斷的改進(jìn)是其能夠完成順利的完成對波形類型的輸出，如：三角波、方波、正弦波。 首先是對 DDS 子程序進(jìn)行設(shè)計，利用類屬語句對輸入頻率字，相位字，累加器，正弦 ROM 表的地址位寬和
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