【正文】 gnment Statement IF reset=39。)。) THEN IF en=39。 END IF。 END a。 相位累加器仿真如圖 第 4章 模塊生成及仿真 第頁(yè) III 圖 相位累加器模塊的時(shí)序仿真 正弦 ROM 查找表 相位累加器對(duì) 2進(jìn)制碼進(jìn)行累加運(yùn)算，是典型的反饋電路，產(chǎn)生的累加結(jié)果的高Ｍ位作為 ROM查找表的取樣地址值，而此查找表中儲(chǔ)存了一個(gè)周期的正弦波幅度值。為了保證波形的平滑，設(shè) 計(jì)時(shí)可將一個(gè)周期分為 1024個(gè)點(diǎn)。第一種方法 ,容量最大 ， 但速度最慢 ， 而且編程比較麻煩 ， 第二種方法 ， 速度最快 ， 但容量非常小 ， 第三種方法則兼顧了二者的優(yōu)點(diǎn) ， 而克服了其缺點(diǎn)。 第 4章 模塊生成及仿真 第頁(yè) IV 圖 ROM表所存儲(chǔ)的數(shù)據(jù) ROM模塊 VHDL程序如下： LIBRARY ieee。 第 4章 模塊生成及仿真 第頁(yè) V q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 lpm_widthad : NATURAL。 PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 BEGIN q = sub_wire0(7 DOWNTO 0)。可見用這種方法得到高精度的數(shù)控振蕩器將花費(fèi)較大的 ROM資源。在第三個(gè)為負(fù)且減少的 1/4周期 （ 2kπ+π——2kπ+3/2π）內(nèi)，除了符號(hào)與第一個(gè) 1/4周期相反外，其數(shù)值是一樣的，所以采取正著取。如果第十位為 0為單調(diào)上升， 1則相反。 給出的波形數(shù)據(jù)只是 0? 90? 的，其 他部分的值必須是由 0? 90? 的值經(jīng)過轉(zhuǎn)換得到，具體解決如下：地址字 address[]設(shè)計(jì)成十位的，其中第八位是真實(shí)的 ROM地址，正好 256個(gè)，最高的兩位是控制字，當(dāng)高位為 0時(shí)對(duì)地址字的第八位不作處理，當(dāng)高位為 1時(shí)，將地址字的低八位取反，這就相當(dāng)于在 90? 180? 和 270? 360? 時(shí)反過來讀 ROM，這是符合 sin的對(duì)稱性的。 90180 270360 從大取到小（地址 反 著 取 ） ENTITY convertor IS PORT( addr : IN STD_LOGIC_VECTOR(9 downto 0)。 ARCHITECTURE a OF convertor IS BEGIN Process Statement 第 4章 模塊生成及仿真 第頁(yè) VIII PROCESS (addr) BEGIN If Statement IF addr(8)=39。 END IF。 圖 Convertor的時(shí)序仿真 圖 生成的 Convertor元件 當(dāng)高位為 0時(shí)對(duì) ROM中讀出來的數(shù)據(jù)不需要做處理，最高位為 1時(shí)，將讀出的數(shù)據(jù)取反。 USE 。 END dataconvert。 ELSE data=rom(7 downto 0)。 圖 dataconvertor的時(shí)序仿真 第 4章 模塊生成及仿真 第頁(yè) X 圖 生成的 dataconvertor元件 這樣就完成了整個(gè)周期的采樣，這樣做的好處也非常明顯，值存儲(chǔ)了 1//4的波形數(shù)據(jù)，節(jié)省了 3/4的系統(tǒng)資源。延時(shí)的大小不僅和連線的長(zhǎng)度和邏輯單元的數(shù)目有關(guān)，而且也和器件的制造工藝、工作環(huán)境有關(guān)。去毛刺的方法有輸出加 D觸發(fā)器、信號(hào)同步法、信號(hào)延時(shí)同步法 。我們可以對(duì) sum相位累加器加與 不加 reg的時(shí)序仿真做出對(duì)比，如圖 420所示。 ENTITY reg1 IS PORT( clk : IN STD_LOGIC。 ARCHITECTURE a OF reg1 IS BEGIN Process Statement PROCESS (clk) BEGIN Signal Assignment Statement IF (clk39。 END IF。(2)數(shù)字地和模擬地分開，僅在一點(diǎn)相連 。首先進(jìn)行電源部分的安裝，在焊接所有芯片之前先要保證電源工作正常，先將焊上電源芯片，并按設(shè)計(jì)值焊上外圍器件，然后加電， 安裝完的電路圖 檢查各個(gè)電源的輸出電壓是否正常，當(dāng)所有電源輸出正常后，才能焊接其它芯片。安裝時(shí)要注意觀察組裝完工的電路板，檢查元器件是否安裝正確，包括電容類元件的正負(fù)極、集成電路引腳的位置與方向 。 END a。139。 Dout : OUT STD_LOGIC_VECTOR(9 downto 0) )。 USE 。這里所指的信號(hào)延時(shí)可以是數(shù)據(jù)信號(hào)的延時(shí)，也可以是時(shí)鐘信號(hào)的延時(shí) （ a）在沒有使用 reg的相位累加器有毛刺 第 4章 模塊生成及仿真 第頁(yè) XI （ b）使用了 reg后的相位累加器輸出無毛毛刺 圖 有無 reg的時(shí)序仿真對(duì)比 在程序及時(shí)序仿真中我們可以看出 reg有延時(shí)一個(gè)數(shù)據(jù)的作用，在實(shí)驗(yàn)中主要用來消除數(shù)據(jù)信號(hào)中的毛刺 [13]。這時(shí)，往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào) ——毛刺。這種算法共節(jié)省了 7/8的系統(tǒng)資源，否則無論如何也不會(huì)在一個(gè) FPGA芯片中達(dá)到這樣的精度的。 END PROCESS 。139。 rom : IN STD_LOGIC_VECTOR(7 downto 0)。 這一部分功能由 dataconvertor模塊實(shí)現(xiàn)的，其 VHDL程序如下： LIBRARY IEEE。 END PROCESS 。 THEN address=not addr(7 downto 0)。 address : OUT STD_LOGIC_VECTOR(7 downto 0) )。 USE 。從而實(shí)現(xiàn)了相位對(duì)幅值的轉(zhuǎn)化。由以上的設(shè)計(jì)思想 本設(shè)計(jì) 對(duì)相位累加器的各數(shù)位做了分工，后 8位表示具體的地址，而最高位決定正弦波的 正負(fù)值，而次高位則確定了其究竟是上升還是減少的。所以可以只存 1/4個(gè)周期（ 0——π/2）的數(shù)值。 END SYN。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 lpm_outdata : STRING。 ARCHITECTURE SYN OF rom2 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 ENTITY rom2 IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。編程的 時(shí)候可對(duì) LPMROM進(jìn)行如下設(shè)置。因此，應(yīng)當(dāng)用 C語言描述正弦方程式，最后再將其轉(zhuǎn)化為所需的 mif文件。 ROM查找表在整個(gè)設(shè)計(jì)中是一個(gè)比較重要的部分。 K : IN STD_LOGIC_VECTOR(7 downto 0)。 END IF。 THEN Q=Q+K。event and clk=39。 THEN 第 4章 模塊生成及仿真 第頁(yè) II output=(others=39。 END sum。 USE 。電平轉(zhuǎn)換電路及與插座連接方式如下： 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) XV 圖 RS232電平轉(zhuǎn)換電路 第 4章 模塊生成及仿真 第頁(yè) I 第 4 章 模塊生成及仿真 相位累加器模塊 相位累加器以頻率字作為輸入，在每一輸入時(shí)鐘的上升沿到來時(shí)，將輸入的頻率字與累加器中的值相加，輸出作為相位累加器的輸入；當(dāng)累加值溢出時(shí) (大于正弦 ROM查找表地址的最大值 )，則減去模值加一再送出 。圖 3一 4為用 MegaWizardPlug 一 InManager 生成的 PLL 的實(shí)例圖，圖中輸入端， 外接系統(tǒng)時(shí)鐘，兩個(gè)輸出端，一個(gè)是內(nèi)部 DDS 的系統(tǒng)時(shí)鐘，另一個(gè)為數(shù)模轉(zhuǎn)換的控制時(shí)鐘，兩個(gè)時(shí)鐘都是都一個(gè) PLL 產(chǎn)生的，所以，輸出的時(shí)鐘相位偏移在允許范圍內(nèi)。如圖 3 一 3所示 :任意波形發(fā)生器的 FPGA的電路設(shè)計(jì)主要是用 FPGA設(shè)計(jì) DDS的核心部分即相位加法器、控制字輸入寄存器、流水線累加器，波形查找表、任意波形數(shù)據(jù)寄存器。相位寄存器是一個(gè) 8位寄存器，它接受 ARM 處理器發(fā)送來的相位控制字?jǐn)?shù)據(jù)并進(jìn)行寄存，當(dāng)下一個(gè)時(shí)鐘到來時(shí)，輸入寄存的數(shù)據(jù)，對(duì)輸出波形的頻率和相位進(jìn)行控制。(4)構(gòu)造出兩個(gè)多波形選擇輸出的輸出通道，其中的一路通道可具備移相功能 。(4)形成波形 RAM。用 FPGA 可以非常方便的實(shí)現(xiàn) DDS 系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場(chǎng)編程進(jìn)行電路的修改。因?yàn)?，只要改? FPGA 中的 ROM 數(shù)據(jù)， DDs 就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。后來出現(xiàn)的專用 DDS 芯片極大的推動(dòng)了 DDS 技術(shù)的發(fā)展，但專用 DDS 芯片價(jià)格昂貴，且無法實(shí)現(xiàn)任意波形輸出，近來， CPLD 及 FPGA 的發(fā)展為實(shí)現(xiàn) DDS 提供了更好的技術(shù)手段。 圖 3 一 l 為基于 Verilog 的 FPGA 的設(shè)計(jì)流程示意圖。 (6)VerilogHDL語言的描述能力可以通過使用編程語言接口 (PLI)機(jī)制進(jìn) 一步擴(kuò)展。verilog 語言中提供開關(guān)級(jí)、門級(jí)、 RTL 級(jí)和行為級(jí)支持，一個(gè)設(shè)計(jì)可以先用行為級(jí)語法描述它的算法，仿真通過后，再用 RTL 級(jí)描述，得到可綜合的代碼。由于 Verilog 私有性，妨礙了使用者之間的交流與共享，為與 vHDL 語言競(jìng)爭(zhēng)， 1990 年， Cadenee 公司決定公開 verilogHDL 語一言。 way DesignAutomation 公司的 philMoothy 首創(chuàng)。在硬件描述語言出現(xiàn)之前，已經(jīng)有很多成功的軟件設(shè)計(jì)語言，比如 :Fortran、 Pascal 和 C等，為什么不用這些語言描述硬件 ?因?yàn)檫@些軟件設(shè)計(jì)語言較合適描述順序執(zhí)行的程序，卻難以描述硬件的并發(fā)行為 。 (5)多器件劃分 。項(xiàng)目處理包括以下基本步驟 : (1)消息處理器自動(dòng)定位錯(cuò)誤 。 QuartuSH 具有如下的多種設(shè)計(jì)輸入方法 :原理圖輸入與符號(hào)編輯、硬 件描述語言、波形設(shè)計(jì)輸入、平面圖編輯以及層次設(shè)計(jì)輸入。 生成 Vector Waveform File 對(duì)要生成 VWF的 VHDL File選擇“ FileNew”生成 Vector Waveform File。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) V 圖 新建 模塊 文件夾對(duì)話框 （ 2） 選擇 File→Save As 為 “ Block ” （ 3 ）選中新建的 Block Diagram/Schematic File ，并雙擊 Block Diagram/Schematic File，然后選擇所需的模塊，如圖 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) VI 圖 選擇所需的模塊放入 Block Diagram/Schematic File 就這樣， 按照上 述步驟 ，逐 個(gè)生成 所需模 塊，放 入 Block Diagram/Schematic File中。接下來其他對(duì)話框都默認(rèn)值即可。 (2) File→New Project Wizard ?；?Flash 和反熔絲的 FPGA 沒有這些隱 含成本，因此可保證較低的總系統(tǒng)成本。目前有三種基本的 FPGA 編程技術(shù) :SRAM、反熔絲、 Flash。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM即可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。(4)片上的隨機(jī)存取塊狀 RAM。當(dāng)用于 RAM 時(shí)， EAB可配制成多種形式的字寬和容量。單片機(jī)可選用常用的如 MCS51 系列、 MCS96 系列、 AVR 系列等均可。 因此， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 (2)FPGA 可做其他全定制或半定制 ASIC電路的中試樣片。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) I 第三章 基于 FPGA 的 DDS 模塊的實(shí)現(xiàn) 現(xiàn)場(chǎng)可編程門陣列 (FPGA)簡(jiǎn)介 FPGA 是英文 FieldprogrammableGateArray 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在隊(duì) L、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 G語言還擁有豐富的擴(kuò)展函數(shù)，為用戶提供了極大的方便。當(dāng)然一味靠增加波形 ROM 的深度和字長(zhǎng)