【正文】 年代前，信號發(fā)生器主要有兩類 :正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類之間，能夠提供正弦波、余弦波、方波、三角波、上弦波等幾種常用標(biāo)準(zhǔn)波形，產(chǎn)生其它波形時，需要采用較復(fù)雜的電路和機(jī)電結(jié)合的方法。 因此傳統(tǒng)的信號發(fā)生器己經(jīng)越來越不能滿足現(xiàn)代電子測量的需要，正逐步退出歷史舞臺。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測量工作對波形發(fā)生器的性能提出了更高的要求，不 僅要求能產(chǎn)生正弦波、方波等標(biāo)準(zhǔn)波形，還能根據(jù)需要產(chǎn)生任意波形，且操作方便，輸出波形質(zhì)量好，輸出頻率范圍寬，輸出頻率穩(wěn)定度、準(zhǔn)確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時輸出波形相位連續(xù)等。 Inthisdesign,how to design the fpga chip and theInter faee between the FPGA and the control ehiP the the method of Software and hardware Programming,the design used the software Quartus11 and languageverilog一 HDL solves ， the PrineiPle of DDS and Basis of EDA technology introdueed Problem is the design are analyzed and the whole fun into three Parts:masterehiP， FPGA deviee and PeriPheral three Parts are described indetail disadvantage and thing sneed toadv anceareal Of the dissertation,or asquare wave with in the frequency range to20MHz .Planed and the way to use software and hardware Programming method and DDS Technology to realize Functional Waveform Generatoravailable. Keywords:DDS。論文最后給出了系統(tǒng)的測量結(jié)果，并對誤差進(jìn)行了一定分析，結(jié)果表明，可輸出步進(jìn)為 ，頻率范圍 一 20MHZ 的正弦波、三角波、鋸齒波、方波，通過實驗結(jié)果表明，本設(shè)計達(dá)到了預(yù)定的要求 ，并證明了采用軟硬件結(jié)合，利用FPGA 技術(shù)實現(xiàn)波形發(fā)生器的方法是可行的。 本文首先介紹了函數(shù)波形發(fā)生器的研究背景和 DDS 的理論。 中國石油大學(xué)（北京 )本科設(shè)計 第 I 頁 基于 FPGA 的函數(shù)信號發(fā)生器的設(shè)計與實現(xiàn) 摘要 波形發(fā)生器己成為現(xiàn)代測試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號源的發(fā)展方向。然后詳盡地敘述了用 FPGA 完成 DDS 模塊的設(shè)計過程，接著分析了整個設(shè)計中應(yīng)處理的問題，根據(jù)設(shè)計原理就功能上進(jìn)行了劃分，將整個儀器功能劃分為控制模塊、外圍硬件、 FPGA 器件三個部分來實現(xiàn)。 關(guān)鍵詞 :函數(shù)發(fā)生器，直接數(shù)字頻率合成，現(xiàn)場可編程門陣列 中國石油大學(xué)（北京 )本科設(shè)計 第 II 頁 The Design and Realize of DDS Based on FPGA Abstract Arbitrary Waveform Generator(AWG) is one of the most popular instruments in modern testing domains， Which represents the developing direction of signal sourcesFPGA?？梢?，為適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展和市場需求，研究制作高性能的任意波形發(fā)生器 (ArbitrarywaveformGenerator，簡稱 AwG)十分有必要，而且意義重大。而基于頻率合成技術(shù)制成的信號發(fā)生器，由于可以獲得很高的頻率穩(wěn)定度和精確度，因此發(fā)展非常迅速，尤其是最近隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，其應(yīng)用更是有了質(zhì)的飛躍。這個時期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件 構(gòu)成的電路存在著尺寸大、價格貴、功耗大等缺點，并且要產(chǎn)生較為復(fù)雜的信號波形，則電路結(jié)構(gòu)非常復(fù)雜。這時期的波形發(fā)生器多以軟件為主，實質(zhì)是采用微處理器對 DAC 的程序控制，就可以得到各種簡單的波形。 到了二十一世紀(jì)，隨著集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可過 oHz 的 ons 芯片〔 38〕仁 39〕，同時也推動了函數(shù)波形發(fā)生器的發(fā)展， 2021 年 Agilent 能夠產(chǎn)生高達(dá) 50OMHz 的頻 率，采樣的頻率可達(dá) 。同時可以利用一種強(qiáng)有力的數(shù)學(xué)方程輸入方式，復(fù)雜的波形可以由幾個比較簡單的公式復(fù)合成v=f(t)形式的波形方程的數(shù)學(xué)表達(dá)式產(chǎn)生。目前，波形發(fā)生器由獨立的臺式儀器和適用于個人計算機(jī)的插卡以及新近開發(fā)的 VXI 模塊。不過現(xiàn)在新的臺式儀器的形態(tài)，和幾年前的己有很大的不同。變得操作越來越簡單而輸出波形的能力越來越強(qiáng)。 程序控制輸出方式 計算機(jī)根據(jù)波形的函數(shù)表達(dá)式，計算出一系列波形數(shù)據(jù)瞬時值，并定時地逐個傳送給 D/A 轉(zhuǎn)換器，合成出所需要的波形。受計算機(jī)運(yùn)行速度的限制，輸出信號的頻率較低。在一個 中國石油大學(xué)（北京 )本科設(shè)計 第 VIII 頁 DMA 操作中，只能在一個 D/A 轉(zhuǎn)換器和存儲器之間傳送數(shù)據(jù)，無法實現(xiàn)多通道的信號輸出。計數(shù)器產(chǎn)生的地址碼提供讀出存儲器中波形數(shù)據(jù)所需要的地址信號，波形數(shù)據(jù)依次讀出后送至高速 D/A 轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。由于用硬件電路取代了計算機(jī)的控制，信號輸出穩(wěn)定度高。 中國石油大學(xué)（北京 )本科設(shè)計 第 IX 頁 第 2 章 直接數(shù)字頻率合成器的原理及性能 第 1 頁 第二章 直接數(shù)字頻率合成器的原理及性能 頻率合成器簡介 頻率合成技術(shù)概述 頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”， 在通信、雷達(dá)、電子對抗、導(dǎo)航、儀器儀表等許多領(lǐng)域中得到廣泛的應(yīng)用。采用鎖相技術(shù)的間接頻率合成 。直接頻率合成能實現(xiàn)快速頻率變換、幾乎任意高的頻率分辨力、低相位噪聲及很高的輸出頻率。而這些足以抵消其所有優(yōu)點。早在 1932 年DeBellescize 提出的同步檢波理論中首次公布發(fā)表了對鎖相環(huán)路的描述。但是鎖相頻率合成器也存在一些問題，以致難于滿足合成器多方面的性能要求。完成直接數(shù)字頻率合成的辦它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。目前用的最多的是查表法。一般傳統(tǒng)的信號發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產(chǎn)生正弦振蕩，獲得所需頻率信號，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準(zhǔn)確度的不同頻率。 :指的是輸出頻率在一定時間間隔內(nèi)和標(biāo)準(zhǔn)頻率偏差 的數(shù)值，它分長期、短期和瞬時穩(wěn)定度三種。 :指的是頻率合成器是否具有調(diào)幅 (AM)、調(diào)頻 (FM)、調(diào)相 (PM) 等功能。從而使輸出結(jié)果每一個 第 2 章 直接數(shù)字頻率合成器的原理及性能 第 1 頁 時鐘周期遞增 K。 DDS 直接從“相位”的概念出發(fā)進(jìn)行頻率合成。這樣，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是 DDS 輸出的信號頻率。 =d叔 I)/dt， 所以相位變化越快，信號的頻率越高。相位累加器輸出和 ROM 輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。假設(shè)，相位累加器字長為 N， DDS 控制時鐘頻率為fC，時鐘周期為 Tc=1/fc，頻率控制字為 K。 DDS 頻率合成器具有以下優(yōu)點 :(1)頻率分辨率高，輸出頻點多，可達(dá)ZN 個頻點 (假設(shè) DDS 相位累加器的字長是 N)。(5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用 。(2)輸出信號的帶寬受到限制。通過增 加波形 ROM的字長和 D/A轉(zhuǎn)換器的精度以減小 D/A 量化誤差等。 可以通過采樣的方法降低帶內(nèi)誤差功率，可何編程任務(wù)且具有擴(kuò)展的函數(shù)庫。同時， G 語言還包括常用的程序調(diào)試工具，如設(shè)置斷點、單步調(diào)試、數(shù)據(jù)探針和動態(tài)顯示執(zhí)行程序流程等功能。 FPGA 采用了邏輯單元數(shù)組 LCA(LogicCellArray)這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB(ConfigurableLogieBloek)、輸出 /輸入模塊 IOB(Inpu 燈 OutputBloek)和內(nèi)部聯(lián)機(jī) (Interconnect)三個部分。 (4)FPGA是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。在 FPGA 實際應(yīng)用中，設(shè)計的保密和設(shè)計的可升級是十分重要的，用單片機(jī)來配置 FPGA 可以很好的解決上述問題。 EAB 是在輸入和輸出埠加有寄存器的 RAM塊，其容量可靈活變化。(2)在芯片四周分布著可編程的輸入輸出單元 (InPut/OutPut 第 3 章 基于 FPGA的 DDS模塊的實現(xiàn) 第頁 II ElementS， IOES)，提供封裝引腳與內(nèi)部邏輯之間的連接接口 。(6)高速的硬件乘法器，有助于實現(xiàn)高性能的 DSP 功能。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。因此， FPGA 的使用靈活。基于 Flash 的 FPGA 是 FPGA 領(lǐng)域比較新的技術(shù)，也能提供可重編程功能。用于完成 波形發(fā)生器 的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測試等。 直到如圖 所示將工程取名為 “biye”。 第 3 章 基于 FPGA的 DDS模塊的實現(xiàn) 第頁 IV 圖 新建工程選擇器件對話框 新建 Block Diagram/Schematic File 并添加模塊電路。 建立 VHDL 編程模塊 （ 1） 在 Quartus II軟件里選擇 File→New 打開新建文件夾對話框，如圖 所示，選擇 VHDL File，單擊 OK，即建立了一個空的 VHDL編程模塊 。 sH 軟件的設(shè)計文件可以來自 Quart。 QuartuSH 處理一個設(shè)計時，軟件編譯器讀取設(shè)計文件信息， 產(chǎn)生用于器件編程、仿真、定時分析的輸出文件。 (3)定時驅(qū)動編譯 。 硬件描述語言 HDL(HardwareDeseriptionLanguage)是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。硬件描述語言自出現(xiàn)起，發(fā)展非常迅速，已經(jīng)成功應(yīng)用在數(shù)字邏輯設(shè)計的各個階段，包括設(shè)計、仿真、驗證、綜合等，它們對設(shè)計自動化起到了極大的推動作用。隨著這種仿真器的流行， verilogHDL 語言得到迅速發(fā)展。 采用 Verilog 語言設(shè)計的優(yōu)點有以下幾點 : (l)作為一種通用的硬件描述語言， Verilog 易學(xué)易用，因為在語法上它與 C語一言非常類似，有 C 語言編程經(jīng)驗的人很容易發(fā)現(xiàn)這一點。 (4)所有的后端生產(chǎn)廠商都提供 verilog 的庫支持，這樣在制造芯片時，可以有更多的選擇。 (7)Verilog 語言對仿真提供強(qiáng)大的支持，雖然現(xiàn)在出現(xiàn)了專門的用于驗證的語言，但用 verilog 語一言直接對設(shè)計進(jìn)行測試任然是大部分工程師的首選。若對于一些很復(fù)雜的系第 3 章 基于 FPGA的 DDS模塊的實現(xiàn) 第頁 X 統(tǒng)，如視頻編解碼芯片，則還需在系統(tǒng)設(shè)計規(guī)范完成后開發(fā)行為級模型，并進(jìn)行仿真，檢查是否能滿足系統(tǒng)需求。而且它的時鐘頻率已可達(dá)到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。另外，將 DDS 設(shè)計嵌入到 FPGA芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。(2)保存相位字 。(2)保存頻率字，并構(gòu)成相位累加器，產(chǎn)生與主時鐘相同頻率的 RAM 尋址字 。 該系統(tǒng)可實現(xiàn)常規(guī)固定波形輸出和任意波形輸出。整個系統(tǒng)各模塊是在同步時鐘信號 CLK 的控制下協(xié)調(diào)工作的。采樣頻率越高，輸出波形的平坦度越好，同時大波形的的采樣點數(shù)也越多，那么獲得的波形質(zhì)量也就越好。在通信距離上，如果通信速率低于 20kps,RS232C 直接連接的最大物理距離為 15m。 相位累加器 VHDL程序如下： IBRARY IEEE。 K : IN STD_LOGIC_VECTOR(7 downto 0)。 BEGIN Process Statement PROCESS (clk, reset, en) BEGIN Signal Assi