【正文】 b) 無源濾波器：無源濾波器，又稱LC濾波器，是利用電感、電容和電阻的組合設(shè)計(jì)構(gòu)成的濾波電路，可濾除某一次或多次諧波，最普通易于采用的無源濾波器結(jié)構(gòu)是將電感與電容串聯(lián)，可對(duì)主要次諧波（7）構(gòu)成低阻抗旁路；單調(diào)諧濾波器、雙調(diào)諧濾波器、高通濾波器都屬于無源濾波器。濾波器頻譜特性如下圖：圖33濾波器幅頻特性本設(shè)計(jì)使用FPGA最小系統(tǒng)版與外接面包板焊接的DA電路與濾波電路組成。幅值采樣是將一個(gè)周期正弦波進(jìn)行256等分，將256個(gè)采樣點(diǎn)進(jìn)行量化處理，量化值y=+*sin(x*π128)，將256點(diǎn)量化值存入存儲(chǔ)器。y=round(y)。采樣圖如圖42所示。 plot(x,y)。根據(jù)上面對(duì)DDS理論的分析中采用25位的相位累加器，并且本次設(shè)計(jì)的系統(tǒng)時(shí)鐘為50MHZ，則由分析可知頻率分辨率為?fDDS=50MHZ/225≈，本次要求頻率為100HZ步進(jìn)可調(diào)，*67=≈100，只要對(duì)頻率控制字K=67送入相位累加器進(jìn)行累加或累減就可以實(shí)現(xiàn)以100HZ為步進(jìn)的頻率調(diào)節(jié)。input clk。d67。在時(shí)序電路中為了提高加法器的速度。當(dāng)然，流水線結(jié)構(gòu)的使用，并不能無限制地提高電路的工作速度，這是因?yàn)?，流水線結(jié)構(gòu)是一種用電路規(guī)模換取工作速度的設(shè)計(jì)方法，提高工作速度的代價(jià)是電路設(shè)計(jì)的復(fù)雜化。下面是基于流水線技術(shù)的加法器與寄存器結(jié)合在一起的相位累加器設(shè)計(jì)。當(dāng)撥碼開關(guān)為00時(shí)，輸出正弦波。input clk。reg [7:0] outdata。b01 : outdata=data2。d0。因此本設(shè)計(jì)還是通過兩個(gè)按鍵來判斷是對(duì)電壓上調(diào)還是下調(diào)。input [7:0]Romdata。reg [7:0] X2。d1。d1。endmodule此次設(shè)計(jì)采用自低向上設(shè)計(jì)，通過先完成頻率控制模塊，累加器模塊，波形數(shù)據(jù)ROM，數(shù)據(jù)選擇器，幅度控制器五個(gè)部分，并且生成相應(yīng)的電路符號(hào)，原理圖輸入法實(shí)現(xiàn)個(gè)部分的連接。 硬件調(diào)試1) 在做控制電路的調(diào)試時(shí)，分析輸入輸出，可以發(fā)現(xiàn)時(shí)序與仿真結(jié)果是否有出入，便于找出硬件電路中的故障。實(shí)踐證明，這些措施對(duì)消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效果。采取的就是自底向上的調(diào)試方法，即先單獨(dú)調(diào)試好每一個(gè)模塊，然后再連接成一個(gè)完整的系統(tǒng)再調(diào)試。 調(diào)試結(jié)果 軟件仿真結(jié)果及分析 1) 仿真波形圖如圖51所示：圖51相位累加模塊仿真clk：時(shí)鐘輸入；ina：頻率控制字輸入；address：產(chǎn)生地址輸出；2) 仿真結(jié)果分析如圖所示相位累加模塊對(duì)輸入的頻率控制字累加并寄存，調(diào)節(jié)頻率控制字便可調(diào)節(jié)輸出頻率的大小，實(shí)現(xiàn)頻率的調(diào)節(jié)。從仿真可知，波形選擇模塊可以正確選擇對(duì)應(yīng)波形。 綜合調(diào)試結(jié)果1) 綜合仿真圖如下：圖57系統(tǒng)綜合仿真圖clk:時(shí)鐘輸入；key1,key2：頻率控制字控制按鍵；Fword：頻率控制字輸出；address：波形地址；sel：波形選擇控制信號(hào)；key3，key4：幅度控制按鍵?？偨Y(jié)通過此次設(shè)計(jì)，讓我深深的感覺到自己所學(xué)知識(shí)真是非常的淺薄。該系統(tǒng)以Cyclone器件為核心部件，可利用軟件編程實(shí)現(xiàn)了對(duì)D/A轉(zhuǎn)換信號(hào)的處理。此次課題的設(shè)計(jì)已告一段落，在這次畢業(yè)設(shè)計(jì)過程中需要用一些不曾學(xué)過的東西時(shí)，就要去有針對(duì)性地查找資料，然后加以吸收利用，以提高自己的應(yīng)用能力，而且還能增長(zhǎng)自己見識(shí)，補(bǔ)充最新的專業(yè)知識(shí)，學(xué)會(huì)了一些編程方面的常用算法。通過這一個(gè)多月的時(shí)間，使我學(xué)到許多知識(shí)，明白了許多以前上課時(shí)無法理解的知識(shí)，還積累了一些較簡(jiǎn)單的問題解決方案。[15] ，20051015。output [7:0] q。b0), .aclr1 (139。b0), .byteena_a (139。b1), .clocken1 (139。b1}}), .data_b (139。b0), .wren_b (139。output [7:0]address。reg[40:0] tempc。reg[29:0] firsta,firstb, thirds。firsta=tempa[39:10]。secondb=firstb[29:10]。endalways(posedge clk) begintempc={thirda[9:0]+thirdb[9:0]+thirdco,thirds}。endendmodule。 inb=tempc[39:0]。thirda=seconda[19:10]。endalways(posedge clk) begin{secondco,seconds}={firsta[9:0]+firstb[9:0]+firstco,firsts}。 always(posedge clk) begintempa=ina。reg firstco,secondco,thirdco。input clk。defparam = BYPASS, = BYPASS, = , = Cyclone II, = ENABLE_RUNTIME_MOD=NO, = altsyncram, = 256, = ROM, = NONE, = CLOCK0, = 8, = 8, = 1。b1), .rden_b (139。b1), .clocken3 (139。b1), .clock1 (139。b1), .addressstall_a (139。wire [7:0] q = sub_wire0[7:0]。input [7:0] address。另外由于該方面的設(shè)計(jì)水平有限，所以存在著許多缺陷和失誤，懇請(qǐng)老師批評(píng)指正。相信通過此次設(shè)計(jì)的鍛煉，我對(duì)專業(yè)知識(shí)和技能的掌握將更加牢靠，在今后的工作和學(xué)習(xí)中，必將使我受益匪淺，取得應(yīng)有的成績(jī)。在設(shè)計(jì)過程當(dāng)中，遇到了軟件操作不熟練，程序編寫不規(guī)范等諸多問題，通過對(duì)問題的總結(jié)分析得出,應(yīng)用軟件的主要功能必須熟練操作，才能提高工作效率，需要規(guī)范操作的地方必須嚴(yán)格按照使用說明操作，避免由于軟件使用不當(dāng)造成的錯(cuò)誤產(chǎn)生。相對(duì)于傳統(tǒng)至底向上的設(shè)計(jì)方式，自上而下的設(shè)計(jì)具有其顯著的優(yōu)越性。如圖可見當(dāng)sel為00時(shí)選擇正弦波的波形輸出，并且key3檢測(cè)到按下一次，就將波形輸出的值outdata加5之后再由Amplituide輸出。1) 仿真波形圖如圖55所示：圖55方波產(chǎn)生模塊仿真clock:時(shí)鐘輸入；address：地址寄存器；q：波形幅度輸出；2) 仿真結(jié)果分析：從仿真圖可看出方波產(chǎn)生模塊可以根據(jù)輸入的地址，依次從三角波ROM當(dāng)中讀出相應(yīng)的幅度值，間隔輸出0（對(duì)應(yīng)電壓0V）與255（對(duì)應(yīng)電壓5V）。以上仿真說明幅度調(diào)節(jié)模塊正確，可以使用。FPGA系統(tǒng)的軟硬件設(shè)計(jì)是緊密相連的，將軟件編譯綜合并且通過下載對(duì)FPGA進(jìn)行適配，運(yùn)行中的FPGA是由其內(nèi)部的硬件結(jié)構(gòu)控制讀出數(shù)據(jù)，從而產(chǎn)生波形。所以，在調(diào)試濾波電路和緩沖輸出電路時(shí)，都選擇了高速寬帶運(yùn)放。2) 為提高電路抗干擾性能，我們采取了一些抗干擾措施。 調(diào)試方法根據(jù)方案設(shè)計(jì)的要求，調(diào)試過程共分三大部分：硬件調(diào)試、軟件調(diào)試和綜合調(diào)試。d5*(X1X2)。d0。d0。 reg [7:0] Romdata_temp1。input clk。由于本次設(shè)計(jì)用的DAC0832是一個(gè)8位的數(shù)模轉(zhuǎn)換器，且參考電壓定為5 V，則其電壓分辨率為△v=5V/255=,*5=98mv≈，只要對(duì)波形數(shù)據(jù)ROM的數(shù)據(jù)進(jìn)行對(duì)以5為步進(jìn)的縮放即可。b10 : outdata=data3。b00 : outdata=data1。input [7:0] data1,data2,data3。當(dāng)撥碼開關(guān)為10時(shí)，輸出三角波。相位累加模塊電路符號(hào)如下： 圖46相位累加器電路符號(hào) 波形選擇模塊使用一個(gè)4 通道的數(shù)據(jù)選擇器來對(duì)正弦波，方波，三角波的選擇。隨著流水級(jí)數(shù)的提高，電路復(fù)雜程度將大大增加，當(dāng)電路的復(fù)雜程度達(dá)到一定量級(jí)的時(shí)候，流水線所帶來的性能改進(jìn)，和電路本身由于結(jié)構(gòu)復(fù)雜所帶來的性能下降相抵消的時(shí)候，流水線結(jié)構(gòu)就不再具有提高電路工作頻率的作用了。累加器采用流水線結(jié)構(gòu)來實(shí)現(xiàn)，簡(jiǎn)單而言，就是把一個(gè)位數(shù)很長(zhǎng)的加法，拆成N個(gè)位數(shù)較短的加法，在N個(gè)時(shí)鐘周期內(nèi)做完，然后輸出結(jié)果，N就是流水線的級(jí)數(shù)。d67。 reg [24:0] Fword。頻率控制模塊verilog程序如下：module Fword(clk,key1,key2,Fword)。 三角波設(shè)計(jì)思路：由于三角波是線性的，比較簡(jiǎn)單就可以產(chǎn)生，如果最低電壓DA參考量為0，最高電壓參考量是255，我們同樣設(shè)置256個(gè)點(diǎn)采樣深度（128點(diǎn)為上升階段另外128點(diǎn)為下降階段），那么根據(jù)它的公式255128≈2，每個(gè)點(diǎn)的電壓參考量只要依次加2就可以得到，一個(gè)波形所以采用簡(jiǎn)單的加減算法就可實(shí)現(xiàn)，如圖44所示三角波的采樣圖： f(t) A tT A圖44 三角波采樣圖本課題要求頻率控制是在100HZ~1MHZ，步進(jìn)為100HZ。y=+*sign(128mod(x,256))。波形數(shù)據(jù)如下： 圖43 正弦波ROM表ROM生成源程序見附件1。 f(t) f(t) A 0 t t A T T 圖41 正弦波采樣 圖42 方波采樣(2) 正弦波數(shù)據(jù)獲取：通過MATLAB獲取正弦信號(hào)數(shù)據(jù)MATLAB程序如下：x=0:255。以下介紹各種常用信號(hào)的原理。設(shè)計(jì)D/A輸出后，通過濾波電路、輸出緩沖電路，使信號(hào)平滑且具有負(fù)載能力。 IOUT1：電流輸出端1，其值隨DAC寄存器的內(nèi)容線性變化； IOUT2：電流輸出端2，其值與IOUT1值之和為一常數(shù)； Rfb：反饋信號(hào)輸入線，改變Rfb端外接電阻值可調(diào)整轉(zhuǎn)換滿量程精度； Vcc：電源輸入端，Vcc的范圍為+5V～+15V； VREF：基準(zhǔn)電壓輸