【正文】 量級。在設(shè)計領(lǐng)域，不管采用什么技術(shù)生產(chǎn)，生產(chǎn)的產(chǎn)品用在哪里，其產(chǎn)品設(shè)計的宗旨都是離不開以下幾點：實用性高、成本低、可升級、功能完善可擴展等！使用專用的數(shù)字電路設(shè)計的信號發(fā)生器，設(shè)備成本高、使用復(fù)雜。 系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。CPLD和FPGA包括了一些相對大數(shù)量的可編輯邏輯單元。因此一個有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。通過軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。開關(guān)矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或RAM。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。因此，F(xiàn)PGA的使用非常靈活。DDS的設(shè)計思想完全是基于數(shù)值計算信號波形的抽樣值來實現(xiàn)頻率合成的。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。相位累加器輸出和ROM輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣?？梢?，DDS的基于累加器相位控制方式給它帶來了微步進的優(yōu)勢。用FPGA和DDS實現(xiàn)信號調(diào)制，既克服了傳統(tǒng)的方法實現(xiàn)帶來的缺點，若采用它來編程設(shè)計，必定會事半功倍，且使設(shè)計趨于理想狀態(tài)。該方案是利用FPGA具有的靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性，而且大大縮短了系統(tǒng)的開發(fā)周期。波形組合如果采用分開式模塊實現(xiàn)，也必將導(dǎo)致占用大量的資源，而且模塊設(shè)計復(fù)雜度提高，只要采用重復(fù)調(diào)用一個模塊的設(shè)計方法，既可以降低資源的占用率，也使得設(shè)計更加靈活且有針對性。與微處理器完全兼容。下面即那個對兩種濾波器簡單介紹一下：a) 有源濾波器：有源電力濾波器（APF）是一種用于動態(tài)抑制諧波、補償無功的新型電力電子裝置，它能夠?qū)Υ笮『皖l率都變化的諧波以及變化的無功進行補償，之所以稱為有源，顧名思義該裝置需要提供電源（用以補償主電路的諧波），其應(yīng)用可克服LC濾波器等傳統(tǒng)的諧波抑制和無功補償方法的缺點（傳統(tǒng)的只能固定補償），實現(xiàn)了動態(tài)跟蹤補償，而且可以既補諧波又補無功；三相電路瞬時無功功率理論是APF發(fā)展的主要基礎(chǔ)理論；APF有并聯(lián)型和串聯(lián)型兩種，前者用的多；并聯(lián)有源濾波器主要是治理電流諧波，串聯(lián)有源濾波器主要是治理電壓諧波等引起的問題。(1) 設(shè)計思想：正弦波發(fā)生分為兩個步驟，即正弦波幅值采樣存儲和正弦波波形的還原輸出。(1) 設(shè)計思路：矩形波的實現(xiàn)較之正弦波發(fā)生簡單，由于矩形波是兩個電平值間的交替變換，因此波形采樣值的預(yù)存只要有兩個不同的數(shù)值就行了，為了使矩形波發(fā)生的頻率控制與正弦波一致，我們采用與正弦波相同的原理，采用256個采樣值掃描輸出來實現(xiàn)，循環(huán)反復(fù)將存儲器中的256點采樣值通過DAC0832進行還原輸出，得到幅值正比于點采樣值的矩形波。在本題設(shè)計中只需借助FPGA便可完成。always(posedge clk) beginif(!key1)Fword=Fword+2539。采用流水線結(jié)構(gòu)以后，由于加法器的字長變短了，對于FPGA來講，加法器字長變短，對于提高工作頻率是十分有幫助的。通過兩個外部撥碼開關(guān)來對三種波形選擇。output [7:0] outdata。default :outdata=839。input key1,key2。else if(!key1) X1=X1+839。endassign Amplitude=Romdata_temp1。如接線線盡量短，減少交叉，每個芯片的電源與地之間都接有去擾電容，數(shù)字地與模擬地分開。因此，如果在軟硬件都基本調(diào)通的情況下，系統(tǒng)的軟硬件綜合調(diào)試難度不是很大。1) 仿真圖形如圖56所示：圖56三角波產(chǎn)生模塊仿真clock:時鐘輸入；address：地址寄存器；q：波形幅度輸出；2) 仿真結(jié)果分析：從仿真圖可看出三角波產(chǎn)生模塊可以根據(jù)輸入的地址，依次從三角波ROM當(dāng)中讀出相應(yīng)的幅度值，幅值均勻遞增后在遞減，滿足三角波的幅度要求。利用EDA設(shè)計軟件輔助設(shè)計，方便快捷，減少了錯誤率的產(chǎn)生，縮短了產(chǎn)品的設(shè)計及上市周期，既減輕了設(shè)計工作量又滿足了商業(yè)利益的需求。致謝辭在這里感謝指導(dǎo)老師 給我耐心的指導(dǎo)，在這次設(shè)計期間，碰到許多專業(yè)方面的難題，李老師都一一幫我解答，特別在教學(xué)繁忙的情況下，還為我們提供了許多寶貴的資料和意見，并幫我們作出了詳細的分析，使我們更加順利地完成此次畢業(yè)設(shè)計。input clock。b0), .addressstall_b (139。b1), .data_a ({8{139。endmodule附件2 40位流水線加法器程序相位累加模塊源程序如下：module adder(address,ina,clk)。reg[9:0] firsts,thirda,thirdb。seconda=firsta[29:10]。endalways(posedge clk)beginaddress[7:0]=sum[39:32]。thirdb=secondb[19:10]。endalways(posedge clk) begin{firstco,firsts}=tempa[9:0]+inb[9:0]。reg[39:0] tempa,inb,sum。b1), .wren_a (139。b1), .clocken0 (139。altsyncram altsyncram_ponent ( .clock0 (clock), .address_a (address), .q_a (sub_wire0), .aclr0 (139。參考文獻[1] 潘松，（第二版）.北京：科學(xué)出版社. 2005年2月[2]：電子工業(yè)出版社，2007年[3] 潘松，：電子科技大學(xué)出版社，2000年[4]王金明， ：電子工業(yè)出版社，2002年[5]：人民郵電出版社. 2005年7月[6]：電子科技大學(xué)出版社，2005年5月[7]王志鵬，+PLUS ：國防工業(yè)出版社，2005年3月[8] ：國防工業(yè)出版社，2004年1月[9] ：機械工業(yè)出版社，2001年6月[10] ：電子工業(yè)出版社，2004年5月[11]，2006年11月[12]Sergio with Operational Amplifiers and Analog Integrated ：西安交通大學(xué)出版社,2004年8月[13]：南京理工大學(xué)，2004年[14]尹佳喜， ，2005920。程序的編寫格式必須規(guī)范，模塊、端口以及信號變量的命名應(yīng)當(dāng)反映實際意義，縮進格式工整明了，方便閱讀理解，這樣有利于程序的編寫，有利于分析調(diào)試，也有利于程序的重復(fù)使用。功能基本能夠?qū)崿F(xiàn)。1) 仿真波形圖如圖53所示：圖53波形選擇模塊仿真clk：時鐘輸入；data1：數(shù)據(jù)輸入1；data2：數(shù)據(jù)輸入2；data3：數(shù)據(jù)輸入3；sel：選擇信號輸入；outdata：輸出信號；2) 仿真結(jié)果分析：波形選擇模塊共有三個波形輸入口，分別對應(yīng)正弦波，方波，三角波，可知只要兩位二進制數(shù)據(jù)便可滿足選擇三種波形的要求，通過上圖可見當(dāng)選擇信號分別為00,01,10,是可對應(yīng)選擇data1，data2，data3，輸出。 軟件調(diào)試 本系統(tǒng)的軟件功能強大，運用Verilog HDL語言來編寫，先在Quartus II對所編的模塊一一進行仿真,排除了語法的錯誤編寫和設(shè)計邏輯思維的錯誤，當(dāng)仿真完確認程序沒問題時，再直接下載到FPGA芯片，用FPGA實驗箱進行調(diào)試。電路用FPGA/CPLD實驗箱按模塊調(diào)試，各模塊逐個調(diào)試通過后再進行綜合調(diào)試。else if(!key2)X2=X2+839。reg [7:0] X1。只要對5V的ROM數(shù)據(jù)255減5即可，即2555*=。239。波形選擇模塊程序如下：module mux4t1(clk,sel,data1,data2,data3,outdata)。對于不同的器件來說，采用多少級流水對性能的提升比較大要通過仿真試驗才能得到一個比較肯定的值。end endmodule相位累加模塊由一個累加器與地址產(chǎn)生器組成，相位累加器將輸入的頻率控制字累加并由地址產(chǎn)生器將累加結(jié)果的高8位提取當(dāng)做波形ROM的地址查詢相應(yīng)的數(shù)據(jù)。input key1,key2。y=round(y)。y=+*sin(x*pi/128)。輸出頻率小于1MHZ，為保證1MHZ 頻帶內(nèi)輸出幅度平坦，又要盡可能抑制諧波和高頻噪聲,選用寬帶運放OPA227，用TI提供的濾波器設(shè)計軟件FilterPro設(shè)計出截止頻率為1MHZ,為了保證通帶的平坦度與阻帶的截止特性,這里選用4階巴特沃斯低通濾波器.濾波器原理如下圖：圖32濾波器電路圖OPA27是一種寬帶低噪聲高精度運放，帶寬可達到8MHZ,是完全可以滿足本次設(shè)計的要求的。（2） DAC0832結(jié)構(gòu)：D0～D7：8位數(shù)據(jù)輸入線，TTL電平，有效時間應(yīng)大于90ns(否則鎖存器的數(shù)據(jù)會出錯)； ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效； CS：片選信號輸入線（選通數(shù)據(jù)鎖存器），低電平有效； WR1：數(shù)據(jù)鎖存器寫選通輸入線，負脈沖（脈寬應(yīng)大于500ns）有效。3 硬件電路設(shè)計此次設(shè)計利用所購買的FPGA核心開發(fā)板，并且通過面包板搭建DA電路與濾波電路，實現(xiàn)系統(tǒng)功能，能在在良好的環(huán)境中正常工作。第二種方法是通過外部電位器調(diào)節(jié)DAC0832參考電壓的值來調(diào)節(jié)輸出幅度。具體方案如下：首