【正文】 先通過頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過積分電路就可以得到同頻率的三角波，再經(jīng)過濾波器就可以得到正弦波。具備幅度和頻率可調(diào)功能，幅度通過兩個按鍵可以增減調(diào)節(jié)，頻率控制模塊則是一個簡易的計數(shù)器，控制步徑為100HZ的可調(diào)頻率，達到設(shè)計課題所要求的輸出波形頻率可調(diào)及幅度可調(diào)功能。相位累加器字長為N，DDS控制時鐘頻率為fc，時鐘周期為Tc=1fc，頻率控制字為K。對于幅值歸一化的正弦波信號的瞬時值完全由瞬時相位來決定，因為w=?(t)dt，所以相位變化越快，信號的頻率越高。DDS直接從“相位”的概念出發(fā)進行頻率合成。 ModelSim分幾種不同的版本：SE、PE、LE和OEM，其中SE是最高級的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設(shè)計工具中的均是其OEM版本。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。 l FPGA可做其它全定制或半定制ASIC電路的中試樣片。 為了便于管理和適應(yīng)多種電器標準，F(xiàn)PGA的IOB被劃分為若干個組（bank），每個bank的接口標準由其接口電壓VCCO決定，一個bank只能有一種VCCO，但不同bank的VCCO可以不同。 現(xiàn)場可編程門陣列（FPGA）是可編程器件。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。廠商也可能會提供便宜的但是編輯能力差的FPGA。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。EDA工具會自動檢查語法；2. 設(shè)計實現(xiàn)階段EDA工具對設(shè)計文件進行編譯，進行邏輯綜合、優(yōu)化，并針對器件進行映射、布局、布線，產(chǎn)生相應(yīng)的適配文件；3. 編程階段EDA軟件將適配文件配置到相應(yīng)的CPLD/FPGA器件中，使其能夠?qū)崿F(xiàn)預(yù)期的功能。設(shè)計工作從行為、功能級開始，并向著設(shè)計的高層次發(fā)展。s not a good signal source, will eventually lead to system can39?；贔PGA的信號發(fā)生器設(shè)計武漢工業(yè)學(xué)院畢業(yè)設(shè)計（論文）設(shè)計（論文）題目：基于FPGA的信號發(fā)生器設(shè)計姓 名 學(xué) 號 院 系 電氣與電子工程學(xué)院 專 業(yè) 電子信息科學(xué)與技術(shù) 指導(dǎo)教師 31目錄摘要 iiiAbstract iv前言 11緒論 3 FPGA簡介 3 modelsim簡介 5 DDS基本原理介紹 62設(shè)計方案 8 總體設(shè)計方案 8 8 8 9 9 93 硬件電路設(shè)計 11 11 DA電路 11 12 134軟件設(shè)計 14 14 14 15 三角波 15 16 17 17 18 195 調(diào) 試 20 20 調(diào)試方法 20 硬件調(diào)試 20 軟件調(diào)試 20 綜合調(diào)試 20 調(diào)試結(jié)果 21 軟件仿真結(jié)果及分析 21 綜合調(diào)試結(jié)果 24總結(jié) 25致謝辭 26參考文獻 27附件1 ROM生成源程序 28附件2 40位流水線加法器程序 30摘要信號發(fā)生器是數(shù)字設(shè)備運行工作中必不可少的一部分，沒有良好的信號源，最終就會導(dǎo)致系統(tǒng)不能夠正常工作，更不必談什么實現(xiàn)其它功能了。t normal work, more don39。這樣就出現(xiàn)了第三代EDA系統(tǒng)，其特點是高層次設(shè)計的自動化。信號發(fā)生器是數(shù)字設(shè)備運行工作中必不可少的一部分，沒有良好的信號源，最終就會導(dǎo)致系統(tǒng)不能夠正常工作，更不必談什么實現(xiàn)其它功能了。(1) 背景目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（161RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。只有相同電氣標準的端口才能連接在一起，VCCO電壓相同是接口標準的基本條件。 l FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。SE版和OEM版在功能和性能方面有較大差別，比如對于大家都關(guān)心的仿真速度問題，以Xilinx公司提供的OEM版本ModelSim XE為例，對于代碼少于40000行的設(shè)計，ModelSim SE 比ModelSim XE要快10倍；對于代碼超過40000行的設(shè)計，ModelSim SE要比ModelSim XE快近40倍。相位累加器由加法器與累加寄存器級聯(lián)構(gòu)成。ROM表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。系統(tǒng)工作時，累加器的單個時鐘周期的增量值為??=K*2π2n，相應(yīng)角頻率為w=???t=??Tc=2π*K*fc/2n，所以DDS的輸出頻率為fDDS=w2π=K*fc2n，DDS輸出的頻率步進間隔?fDDS=fc2n。幅度可調(diào)功能由于比較簡單，可以在FPGA外部利用硬件電路實現(xiàn)。其優(yōu)點是工作頻率可望做得很高，也可以達到很高的頻率分辨率；缺點是使用的濾波器要求通帶可變，實現(xiàn)很難，高低頻率比不可能做得很高。第一中鋒方法調(diào)節(jié)精確但是除法器肯定會占用大量的FPGA內(nèi)部資源，造成不必要的開銷。但是實際制作硬件電路時，就應(yīng)考慮到干擾所帶來的負面影響。由ILE、CS、WR1的邏輯組合產(chǎn)生LE1，當LE1為高電平時，數(shù)據(jù)鎖存器狀態(tài)隨輸入數(shù)據(jù)線變換，LE1的負跳變時將輸入數(shù)據(jù)鎖存； XFER：數(shù)據(jù)傳輸控制信號輸入線，低電平有效，負脈沖（脈寬應(yīng)大于500ns）有效； WR2：DAC寄存器選通輸入線，負脈沖（脈寬應(yīng)大于500ns）有效。濾波器頻譜特性如下圖：圖33濾波器幅頻特性本設(shè)計使用FPGA最小系統(tǒng)版與外接面包板焊接的DA電路與濾波電路組成。y=round(y)。 plot(x,y)。input clk。在時序電路中為了提高加法器的速度。下面是基于流水線技術(shù)的加法器與寄存器結(jié)合在一起的相位累加器設(shè)計。input clk。b01 : outdata=data2。因此本設(shè)計還是通過兩個按鍵來判斷是對電壓上調(diào)還是下調(diào)。reg [7:0] X2。d1。 硬件調(diào)試1) 在做控制電路的調(diào)試時，分析輸入輸出，可以發(fā)現(xiàn)時序與仿真結(jié)果是否有出入，便于找出硬件電路中的故障。采取的就是自底向上的調(diào)試方法，即先單獨調(diào)試好每一個模塊，然后再連接成一個完整的系統(tǒng)再調(diào)試。從仿真可知，波形選擇模塊可以正確選擇對應(yīng)波形?？偨Y(jié)通過此次設(shè)計，讓我深深的感覺到自己所學(xué)知識真是非常的淺薄。此次課題的設(shè)計已告一段落，在這次畢業(yè)設(shè)計過程中需要用一些不曾學(xué)過的東西時，就要去有針對性地查找資料，然后加以吸收利用，以提高自己的應(yīng)用能力，而且還能增長自己見識，補充最新的專業(yè)知識，學(xué)會了一些編程方面的常用算法。[15] ，20051015。b0), .aclr1 (139。b1), .clocken1 (139。b0), .wren_b (139。reg[40:0] tempc。firsta=tempa[39:10]。endalways(posedge clk) begintempc={thirda[9:0]+thirdb[9:0]+thirdco,thirds}。 inb=tempc[39:0]。endalways(posedge clk) begin{secondco,seconds}={firsta[9:0]+firstb[9:0]+firstco,firsts}。reg firstco,secondco,thirdco。defparam = BYPASS, = BYPASS, = , = Cyclone II, = ENABLE_RUNTIME_MOD=NO, = altsyncram, = 256, = ROM, = NONE, = CLOCK0, = 8, = 8, = 1。b1), .clocken3 (139。b1), .addressstall_a (139。input [7:0] address。相信通過此次設(shè)計的鍛煉，我對專業(yè)知識和技能的掌握將更加牢靠，在今后的工作和學(xué)習(xí)中，必將使我受益匪淺，取得應(yīng)有的成績。相對于傳統(tǒng)至底向上的設(shè)計方式，自上而下的設(shè)計具有其顯著的優(yōu)越性。1) 仿真波形圖如圖55所示：圖55方波產(chǎn)生模塊仿真clock:時鐘輸入；address：地址寄存器；q：波形幅度輸出；2) 仿真結(jié)果分析：從仿真圖可看出方波產(chǎn)生模塊可以根據(jù)輸入的地址，依次從三角波ROM當中讀出相應(yīng)的幅度值，間隔輸出0（對應(yīng)電壓0V）與255（對應(yīng)電壓5V）。FPGA系統(tǒng)的軟硬件設(shè)計是緊密相連的，將軟件編譯綜合并且通過下載對FPGA進行適配，運行中的FPGA是由其內(nèi)部的硬件結(jié)構(gòu)控制讀出數(shù)據(jù)，從而產(chǎn)生波形。2) 為提高電路抗干擾性能，我們采取了一些抗干擾措施。d5*(X1X2)。d0。input clk。b10 : outdata=data3。input [7:0] data1,data2,data3。相位累加模塊電路符號如下： 圖46相位累加器電路符號 波形選擇模塊使用一個4 通道的數(shù)據(jù)選擇器來對正弦波，方波，三角波的選擇。累加器采用