【正文】 格昂貴。波形發(fā)生器通常允許用一系列的點(diǎn)、直線和固定的函數(shù)段把波形數(shù)據(jù)存入存儲器。，臺式儀器在走了一段下坡路之后，又重新繁榮起來。主要工作如下：采用Altera公司的的EP2C35F672C8芯片作為產(chǎn)生波形數(shù)據(jù)的主芯片，通過硬件編程語言實(shí)現(xiàn)DDS模塊電路，這部分工作需要熟悉DDS原理，F(xiàn)PGA的開發(fā)流程，Verilog語言編程以及QuartusⅡ開發(fā)環(huán)境。 DMA輸出方式DMA(direct memory aecess)方式輸出不依賴于程序的執(zhí)行，由DMA控制器申請總線控制權(quán)，通過地址總線給出存儲器的地址信號，同時選通存儲器和D/A轉(zhuǎn)換器，在兩者之間建立直接的數(shù)據(jù)通道，使存儲器相應(yīng)單元中的波形數(shù)據(jù)傳送給D/A轉(zhuǎn)換器轉(zhuǎn)換后輸出信號?？梢妭鹘y(tǒng)的任意波形發(fā)生器采用可變時鐘和計(jì)數(shù)器尋址波形存儲器表，此方法的優(yōu)點(diǎn)是產(chǎn)生的地址連續(xù)，輸出波形質(zhì)量高。頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”，在通信、雷達(dá)、電子對抗、導(dǎo)航、儀器儀表等許多領(lǐng)域中得到廣泛的應(yīng)用。此外寄生輸出大，這是由于帶通濾波器無法將混頻器產(chǎn)生的無用頻率分量濾盡。它的跟蹤性能及低噪聲性能得到人們的重視得到迅速發(fā)展。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向發(fā)展，性能越來越好，使用越來越方便，是目前應(yīng)用最廣泛的頻率合成器之一。：指的是輸出由一種頻率轉(zhuǎn)換成另一頻率的時間。圖24相位累加器結(jié)構(gòu)其中，相位累加器字長為N，DDS控制時鐘頻率為fc，頻率控制字為K。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因?yàn)?，所以相位變化越快，信號的頻率越高。ROM表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。DDS輸出雜散比較大，這是由于信號合成過程中的相位截?cái)嗾`差、D/A轉(zhuǎn)換器的截?cái)嗾`差和D/A轉(zhuǎn)換器的非線性造成的。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。因此，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。當(dāng)用于RAM時，EAB可配制成多種形式的字寬和容量。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的的電路功能。主動方式由FPGA器件引導(dǎo)操作過程，它控制外部存儲器的數(shù)據(jù)傳輸以及初始化過程，這種方式需要一個串行存儲器件，用來存儲配置信息。它使各種設(shè)計(jì)工具（包括驗(yàn)證仿真、時序分析、測試分析以及綜合）能夠在多個抽象層次上以標(biāo)準(zhǔn)文本格式描述數(shù)字系統(tǒng)，簡單、直觀并富有效率。一個用Verilog HDL描述的設(shè)計(jì)包含一組模塊，每一個模塊都包含一個I/O接口和一個功能描述。：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時序仿真）。然后，利用Quartus II工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。 II邏輯分析工具進(jìn)行嵌入式的邏輯分析。：包括分析和綜合器件、輔助工具和RTL查看器等工具。、名稱和頂層實(shí)體。確認(rèn)無誤后，單擊Finish按鈕，結(jié)束新建工程向?qū)?，如圖32所示。選擇File→Create/Update→Create Symbol Files For Current File，例如圖33所示的是一個由Verilog源程序生成的乘法器。后來出現(xiàn)的專用DDS芯片極大的推動了DDS技術(shù)的發(fā)展，但專用DDS芯片價(jià)格昂貴，且無法實(shí)現(xiàn)任意波形輸出。因此，采用FPGA來設(shè)計(jì)DDS系統(tǒng)具有很高的性價(jià)比。本系統(tǒng)由FPGA芯片、鍵盤、數(shù)碼管、數(shù)模轉(zhuǎn)換以及低通濾波和后級放大電路組成。DDS模塊中的由一個32位的加法器和一個相位寄存器構(gòu)成，加法器以頻率控制字K作為步長進(jìn)行加法運(yùn)算，和滿時清零，重新進(jìn)行計(jì)算。系統(tǒng)整體原理圖如圖39所示。Set_fudu[2..0]：調(diào)幅信號，實(shí)現(xiàn)波形的幅度調(diào)節(jié)。DATA[31..0]：頻率控制字輸出，送入DDS模塊，確定輸出波形頻率。end reg_fcw 。139。DDS核心模塊由32位加法器和相位寄存器構(gòu)成，加法器輸入為前一次的累加和與頻率控制字，累加后結(jié)果送入相位寄存器。use 。在軟件工具Quartus II的編譯和波形仿真后得到的波形如圖44所示。add[8..0]：取累加和高9位為ROM表地址，表中相應(yīng)地址存儲對應(yīng)波形數(shù)據(jù)。 data_out:out std_logic_vector(31 downto 0) )。139。圖46相位寄存器功能仿真正弦波采用查找表方法實(shí)現(xiàn)，在查找表ROM中所存的數(shù)據(jù)是每一個相位所對應(yīng)的十進(jìn)制正弦幅值。在本設(shè)計(jì)中，使用MATLAB工具來生成0~的正弦數(shù)字幅度值，幅度值均為無符號十進(jìn)制數(shù)據(jù)，程序如下：n=0:1:511y=round((sin(2*pi*n/512)+1)*2^7)plot(y)波形數(shù)據(jù)如圖48所示。ENTITY square ISPORT( addr:IN integer range 0 to 511 。圖411鋸齒波模塊各端口說明如下：Addr:輸入的地址Wave[7..0]：輸出8位數(shù)據(jù)波形。 end one。ENTITY sanjiao ISPORT( addr:IN integer range 0 to 511 。各端口說明如下：Max_min：選擇是放大波形還是是縮小波形；Set:設(shè)置倍數(shù)。頻率鎖存信號上升沿到來時，鎖存頻率控制字，設(shè)置信號波形時注意在信號上升沿對應(yīng)位置，頻率控制字設(shè)置合適的數(shù)值。對方波、鋸齒波，三角波同樣適用。賈老師淵博的專業(yè)知識和嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，深深的影響著我，鞭策我不斷奮斗、進(jìn)取。reg [31:0] Q。 adder2 FA00 (A[0],B[0], 0,SUM[0],CY[0])。 adder2 FA08 (A[8],B[8],CY[7],SUM[8],CY[8])。 adder2 FA16 (A[16],B[16],CY[15],SUM[16],CY[16])。 adder2 FA24 (A[24],B[24],CY[23],SUM[24],CY[24])。endmodule//adder//module adder2 (A,B,CY_IN,SUM,CY_OUT)。endmodule相位寄存器源程序：module DFFAF2 (clr,CLK,D,Q,dram,over)。reg over。 depth=1024。w39。\n\n39。,[addr。endmodule鋸齒波模塊源程序：module sawtooth( input[9:0] data, output[7:0] out )。endmodule。endmodule調(diào)幅模塊源程序：//increase or decrease the amplitude of the input waveform 39。fprintf(fid,39。 fprintf(fid,39。 fprintf(fid,39。 sin_a=sin(index)。over39。input [31:0] D。output SUM,CY_OUT。 adder2 FA26 (A[26],B[26],CY[25],SUM[26],CY[26])。 adder2 FA18 (A[18],B[18],CY[17],SUM[18],CY[18])。 adder2 FA10 (A[10],B[10],CY[9],SUM[10],CY[10])。 adder2 FA02 (A[2],B[2],CY[1],SUM[2],CY[2])。d0:D。在本課題完成之際，謹(jǐn)向我的恩師致以最衷心的感謝和最崇高的敬意!在課題進(jìn)行過程中，同組的同學(xué)也給了我很多的幫助，在此表示衷心的感謝。本設(shè)計(jì)實(shí)現(xiàn)了正弦波、方波、三角波和鋸齒波的波形仿真，正弦波產(chǎn)生用查找表法實(shí)現(xiàn)，方波和鋸齒波由編程實(shí)現(xiàn)，作為固定波形輸出。同時，頻率控制字也不能太大，其要滿足奈奎斯特采樣定理的要求，否則會產(chǎn)生波形失真。5系統(tǒng)調(diào)試軟件調(diào)試主要是在軟件Quartus II中模擬仿真，通過查看仿真波形進(jìn)行調(diào)試。END sanjiao。圖412 鋸齒波仿真波形該模塊主要功能是生成三角波模塊。USE 。END square。波形輸出信號送入調(diào)幅模塊，實(shí)現(xiàn)幅度調(diào)節(jié)。可以使用ROM生成也可以直接在程序中描述。end if。ARCHITECTURE one of dff32 issignal t:std_logic_vector(31 downto 0)。use 。輸出累加和送回加法器。entity addr is port ( fcw:in std_logic_vector(31 downto 0)。 32位加法器該模塊主要功能是實(shí)現(xiàn)相位累加，以頻率控制字為步長進(jìn)行累加，最終得到ROM數(shù)據(jù)表的地址。 END IF。039。use 。輸出信號端口說明如下：DA1[9..0]：波形輸出。5個輸入信號分別是時鐘信號、復(fù)位信號、頻率控制字、頻率鎖存信號、調(diào)幅信號，調(diào)幅模式選擇信號，波形選擇信號。同時相位累加器高8位作為地址送入方波產(chǎn)生模塊，輸出方波。其中DDS頻率合成模塊、波形產(chǎn)生模塊、調(diào)幅模塊為數(shù)字電路，由FPGA芯片實(shí)現(xiàn)。本系統(tǒng)是在基于DDS技術(shù)的基礎(chǔ)上，產(chǎn)生3種信號波形，分別為正弦波、方波、鋸齒波。FPGA的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計(jì)非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。，選擇Insert→Symbol,打開一個Symbol對話框,如圖34所示，選擇已有模塊，則可將其添加到頂層模塊中。Quartus II編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對設(shè)計(jì)項(xiàng)目的檢錯、邏輯綜合和結(jié)構(gòu)綜合。設(shè)置好后單擊Next按鈕。；進(jìn)行時序分析，可查看時序分析結(jié)果報(bào)告。 Quartus II簡介Quartus II是Altera公司推出的CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件。（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。這些模塊組成一個層次化結(jié)構(gòu)并使用線網(wǎng)進(jìn)行互連?，F(xiàn)在，Verilog HDL已經(jīng)成為數(shù)字系統(tǒng)設(shè)計(jì)的首選語言，并成為綜合、驗(yàn)證和布局布線技術(shù)的基礎(chǔ)。被動方式由外部計(jì)算機(jī)或控制器控制配置過程，CPLD器件以及為FPGA器件提供配置信息的專用配置器件通常采用這種編程方法。 FPGA的編程技術(shù)目前有三種基本的FPGA編程技術(shù)：SRAM、反熔絲、Flash。 FPGA工作狀態(tài)FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。在FPGA實(shí)際應(yīng)用中，設(shè)計(jì)的保密和設(shè)計(jì)的可升級是十分重要的，用單片機(jī)來配置FPGA可以很好的解決上述問題。CLB是實(shí)現(xiàn)各種邏輯功能的基本單元，包括組合邏輯，時序邏輯，RAM及各種運(yùn)算功能。如通過增加波形ROM的長度以減小相位截?cái)嗾`差，通過增加波形ROM的字長和D/A轉(zhuǎn)換器的精度以減小D/A量化誤差等。波形ROM示意圖如圖25所示。相位累加器輸出和ROM輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。相位累加器由加法器與累加寄存器級聯(lián)構(gòu)成。：指的是頻率合成器是否具有調(diào)幅(AM)、調(diào)頻(FM)、調(diào)相(PM)等功能。一般傳統(tǒng)的信號發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產(chǎn)生正弦振蕩，獲得所需頻率信號，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準(zhǔn)確度的不同頻率。但是鎖相頻率合成器也存在一些問題，以致難于滿足合成器多方面的性能要求，主要表現(xiàn)在高頻率分辨率與快速轉(zhuǎn)換頻率之間的矛盾。而這些足以抵消其所有優(yōu)點(diǎn)。所謂的頻率合成就是將一個高精度和高穩(wěn)定度的標(biāo)準(zhǔn)參考頻率，經(jīng)過混頻、倍頻與分頻等對它進(jìn)行加、減、乘、除的四則運(yùn)算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率源。DDS(direct digital synthesizer)是在一組存儲器單元中按照信號波形數(shù)據(jù)點(diǎn)的輸出次序存儲了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復(fù)始地將波形數(shù)據(jù)依次發(fā)送給D/A轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號。但也存在一些問題，如波形輸出期間，微處理器因?yàn)槭チ丝偩€控制權(quán)，無法進(jìn)行其他操作。ROM的初始化文件設(shè)計(jì)，利用MegaWizard PlugIn Manager定制正弦信號數(shù)據(jù)ROM。這些新一代臺式儀器具有多種特性，可以執(zhí)行多種功能。從而促進(jìn)了函數(shù)波形發(fā)生器向任意波形發(fā)生器的發(fā)展，各種計(jì)算機(jī)語言的飛速發(fā)展也對任意波形發(fā)生器軟件技術(shù)起到了推動作用。到了二十一世紀(jì)，隨著集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可過GHz的DDS芯片，同時也推動了函數(shù)波形發(fā)生器的發(fā)展。在70年代前，信號發(fā)生器主要有兩類：正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類之間，能夠提供正弦波、余弦波、方波、三角波、上弦波等幾種常用標(biāo)準(zhǔn)波形，產(chǎn)生其它波形時，需要采用較復(fù)雜的電路和機(jī)電結(jié)合的方法。s economic and technological, the corres