【正文】 Hz，調(diào)制信號頻率 3kHz。從測試結(jié)果來看，該多功能信號發(fā)生器完全符合設計要求。將整個系統(tǒng)分為了七個模塊，各模塊完成各自的不同的功能，間既相互獨立又緊密聯(lián)系。該信號發(fā)生器的特點包括：（1）能通過 LCD 實時顯示信號發(fā)生器輸出信號的種類、頻率等信息；（2）能通過按鍵對輸出信號的各類以及各種參數(shù)進行修改設置；（3）輸出信號頻率范圍為 1Hz 到 ；能輸出 8 種不同的信號（正弦波、方波、三角波、鋸齒波、PWM、SPWM、AM、FM） ；（4）能對基本信號（正統(tǒng)波、方波、三角波、鋸齒波）的進行相位偏移控制；（5）能對 PWM 信號的占空比進行修改設定；（6）能對復雜信號（SPWM、AM、FM ）的調(diào)制信號的頻率進行修改設定。由于有一部分模塊的代碼量太大，所有的代碼沒有在文中給出，但是文中對其最終代碼實現(xiàn)方案做了十分詳細的說明，并給出了 Vreilog HDL 語言的代碼結(jié)構(gòu)以及其中用到的狀態(tài)機的狀態(tài)轉(zhuǎn)移圖等。結(jié) 論本文從直接數(shù)字頻率合成（DDS）技術(shù)入手，詳細分析了其背景和發(fā)展現(xiàn)狀，并說明了研究多功能信號發(fā)生器的現(xiàn)實意義。圖 59 AM 信號 FM 信號測試載波信號頻率 20kHz，調(diào)制信號頻率 3kHz。202。186。193。197。226。208。圖 53 正弦波圖 54 方波201。也就是說波形發(fā)生器的輸出頻率范圍理論上為 到 20MHz。系統(tǒng)默認的輸出信號為正弦波，信號頻率為1kHz，相位偏移為 0 度。在狀態(tài) 2 中先將 P 乘以 10 再加上RAM 送來的數(shù)據(jù)并再次存入 P，同時送出下一個地址 21。各個十進制數(shù)據(jù)的存放地址如圖 416 所示。LCD_en = 0。這里需要一個定時器，定時器周期為 。當系統(tǒng)跳出狀態(tài) 111 后就完成了一次 LCD 顯示，這時系統(tǒng)又回來 100 狀態(tài)進行下一次顯示。hc0/adr+1,dat=ram[dr]adr=31/adr=0圖 412 LCD 數(shù)據(jù)準備狀態(tài)轉(zhuǎn)移圖該部分一共有 8 個狀態(tài)，如圖 412 所示。170。206。218。170。206。218。226。216。LCD207。207。221。218。220。169。174。該數(shù)據(jù)分為兩類，一類是用于 LCD 顯示控制的指令，如表 42 所示；另一類是要在 LCD 上顯示的數(shù)據(jù)，該數(shù)據(jù)來處于 RAM。（4）11：修改光標處的數(shù)據(jù)，up 為加，down 為減。此時按下 up 或 down 鍵將修改波形發(fā)生模式，同時狀態(tài)將跳到 01。 A = A + temp。 assign temp2 = {m[11:0],839。圖 49 AM 信號發(fā)生模塊仿真結(jié)果 FM 信號發(fā)生模塊FM 信號發(fā)生模塊 Verilog HDL 代碼如下：module FM_gene(clk,rest,m,fre_word,FM_out)。 always (posedge clk,negedge rest) begin if(!rest) AM_out = 1239。圖 48 SPWM 信號發(fā)生模塊仿真結(jié)果 AM 信號發(fā)生模塊AM 信號發(fā)生模塊 Verilog HDL 代碼如下：module AM_gene(clk,rest,m,phase,AM_out)。 output [11:0]SPWM_out。 always * begin if(phase PW) PWM_out = 1239。endendmodule模塊的 modelsim 仿真結(jié)果如圖 46 所示。always (*)beginif(phase[12])triangle_out = ~phase[11:0]。h000。 output [11:0]sine_out。assign phase[2:0] = add_phase[2:0]。圖 41 相位累加器的仿真結(jié)果 相位偏移控制由式公式 23 可得公式 42。 input [31:0]fre_word。4 Verilog HDL 代碼實現(xiàn)與仿真 信號發(fā)生器模塊 頻率控制字和相位累加器根據(jù)公式 21 可得 （41）coNfK2?取相位累加器的位數(shù) N=32，Verilog HDL 代碼如下：module fre_ctrl(fre, fre_word)。RAM 的數(shù)據(jù)交流功能包括：（1）在系統(tǒng)啟動時由初始化模塊將初始化數(shù)據(jù)寫入 RAM；（2）LCD 顯示模塊從 RAM 中讀出數(shù)據(jù)并顯示；（3）按鍵模塊從 RAM 中讀出數(shù)據(jù)，修改后又寫回 RAM；（4）數(shù)據(jù)處理模塊從 RAM 中讀出數(shù)據(jù)并轉(zhuǎn)換。圖 38 所示為剛初始化完成時 LCD 顯示內(nèi)容。 按鍵模塊和 LCD 模塊DE2 實驗板上共有四個按鍵，分別是 KEY0 到 KEY3，如圖 37 所示。188。36 207。179。253。216。202。QuartusII design 是唯一的一個包括以 timing closure 和基于塊的設計流為基本特征的 programmable logic device (PLD)的軟件。Verilog 的設計者想要以 C 編程語言為基礎設計一種語言，可以使工程師比較容易學習。208。 (35)LOADUTOI?? (36) RVDAC902 的寫操作非常簡單。這里只對模塊進行寫操作，具體的時序如圖 34 所示。DE2 平臺的設計和制造完全按照工業(yè)產(chǎn)品標準進行，可靠性很高 [3]。要想獲得較高的輸出頻率，就必須提高系統(tǒng)的時鐘頻率，那么 DDS 系統(tǒng)的相位累加器、波形存儲器、D/A 轉(zhuǎn)換器等都必須同時工作在較高的時鐘頻率下。 （3）頻率切換時間短。26圖 26 兩種正弦波正弦波的頻率是由頻率控制字來決定，而且輸出頻率是隨頻率控制字的變化做線性變化。213。207。194。圖 25 SPWM 信號的發(fā)生調(diào)幅系數(shù)為 （2cmaUk??7）在這里的正弦波的變化范圍都是從到 ，如圖 26(a)所示。188。那么，如果當該寄存器的值按正弦規(guī)律變化的話，輸出波形的脈寬值也會按正弦規(guī)律變化，如圖 25 所示。圖 23 三角波的發(fā)生圖 24 PWM 信號的發(fā)生值增加，則輸出波形脈寬增大；當寄存器值減小，則輸出波形的脈寬減小，如圖 24 所示。188。188。168。這樣就能得到一個 PWM 信號，而且該信號的脈寬取決于寄存器中數(shù)值的大小。取相位累加器的最高幾位作為地址，并將地址信號直接輸出就可以得到鋸齒波。在前半個周期輸出波形與地址的波形是一致的。162。188。當然這種方法也實用于其它的波形的發(fā)生。而且 N 越大，得到波形的頻率精度就越高。179。194。205。233。187。214。到了二十一世紀，隨著集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可達到 GHz 水平的 DDS 芯片，同時也推動了函數(shù)波形發(fā)生器的發(fā)展。隨著我國經(jīng)濟和科技的發(fā)展，對相應的測試儀器和測試手段也提出了更高的要求，多功能信號生器己成為測試儀器中至關重要的一類，因此開發(fā)多功能信號發(fā)生器具有重大意義。這些要求主要表現(xiàn)在高分辨率、高輸出頻率、任意波形等方面。 DDS。本文首先介紹了函數(shù)信號發(fā)生器的研究背景和 DDS 的理論。然后詳盡地敘述了利用 Verilog HDL 描述 DDS 模塊的設計過程，以及設計過程中應注意的問題。 FPGA。此時傳統(tǒng)的信號發(fā)生器已經(jīng)無法滿足要求。 國內(nèi)外波形發(fā)生器的發(fā)展現(xiàn)狀早在 1978 年，由美國 Wavetek 公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為 5MHz，可以形成 256 點波形數(shù)據(jù)，垂直分辨率為 8bit，主要用于振動、醫(yī)療、材料等領域的第一代高性能信號源。2022 年，Agilent 公司的產(chǎn)品 33220A 能夠產(chǎn)生 17 種波形，最高頻率可達到 20M，2022年的產(chǎn)品 N6030A 能夠產(chǎn)生高達 500MHz 的頻率，采樣的頻率可達 。211。192。213。168。202。246。另 K=1，即可得到 DDS 的頻率分辨率如公式 22 所示。但是考慮到各種不同的波形的特點，也可以采用更為簡便的方法得到。2 201。利用這一點可以直接將地址信號作為輸出信號送出。同理，產(chǎn)生的鋸齒波的頻率也正好等于相位累加器的溢出率。當寄存器O a b205。181。24 PWM208。196。 SPWM 信號發(fā)生所謂 SPWM，就是在 PWM 的基礎上改變了調(diào)制脈沖方式，脈沖寬度時間占空比按正弦規(guī)率排列，這樣輸出波形經(jīng)過適當?shù)臑V波可以做到正弦波輸出。同樣取相位累加器的最高幾位作為計數(shù)器，而該相位累加器的溢出率就相當于是載波的頻率。25 SPWM208。但是實際制m?作時的正弦波需要由前面講過的正弦波發(fā)生器來產(chǎn)生，它的變化范圍是 0 到 （n2為 ROM 中存儲的數(shù)據(jù)的位數(shù)） ，如圖 26(b)所示。219。210。253。所以將調(diào)制信號直接作用于頻率控制字就可以輸出調(diào)頻信號。通常頻率控制字的傳輸時間及以低通濾波為主的器件響應時間很短，因此高速 DDS 系統(tǒng)的頻率切換時間可以達到 ns 級。這樣的話，它的實現(xiàn)就依賴于高速數(shù)字電路和高速 D/A 轉(zhuǎn)換器。圖 31 DE2 實驗板DE2 平臺上提供的資源如下：(1) Altera Cyclone II 系列的 EP2C35F672C6 FPGA，內(nèi)含 35 000 個邏輯單元(LE)；(2) 主動串行配置器件 EPCS16U30；(3) 板上內(nèi)置用于編程調(diào)試和用戶 API 設計的 USB Blaster，支持 JTAG 模式和 AS 模式；(4) 512K 字節(jié) SRAM；(5) 8M 字節(jié) SDRAM；(6) 1M 字節(jié)閃存( 可升級至 4M 字節(jié))；(7) SD 卡接口；(8) 4 個按鍵 KEY0~KEY3；(9) 18 個撥動開關 SW0~SW17；(10) 9 個綠色 LED 燈 LEDG0~LEDG8；(11) 18 個紅色 LED 燈 LEDR0~LEDR17；(12) 兩個板上時鐘源 (50MHz 晶振和 27MHz 晶振)，也可以使用外部時鐘；(13) 24 位 CD 品質(zhì)音頻的編/解碼器 WM8371，帶有麥克風的輸入插座、線路輸入插座和線路輸出插座；(14) VGA DAC ADV7123 (含有 3 個 10 位高速 DAC)及 VGA 輸出接口；(15) 支持 MTSC 和 PAL 制式的 TV 解碼器 ADV7181 及 TV 接口；(16) 10M/100M 以太網(wǎng)控制器 DM9000AE 及網(wǎng)絡接口；(17) USB 主從控制器 ISP1362 及接口；(18) RS232 收發(fā)器 MAX232 及接口； (19) PS2 鼠標/ 鍵盤連接器；(20) IRDA 收發(fā)器；(21) 帶二極管保護的兩個 40 腳擴展端口 GPIO；(22) 216 字符的 LCD 模塊；(23) 平臺通過插座接入直流 9V 供電，并有電源總開關；圖 32 DE2 板上的資源 LCD 模塊數(shù)據(jù)顯示采用 DE2 板上自帶的 LCD。圖 34 LCD 寫時序表 31 LCD 寫時序中的各種時間的意義及值的大小 DAC902DAC902 是高速的 12 位數(shù)字模擬轉(zhuǎn)換器，最高轉(zhuǎn)換速率可達165MSPS。將 12 位數(shù)據(jù)送到數(shù)據(jù)端口，通過控制時鐘信號的變化就可以將數(shù)據(jù)寫入，如圖 35 所示。242?！　　?軟件工具 ModelsimMentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。 Quartus II 設計軟件改進了性能、提升了功能性、解決了潛在的設計延遲等，在工業(yè)領域率先提供 FPGA與 maskprogrammed devices 開發(fā)的統(tǒng)一工作流程。190。198。214。190。245。181。圖 36 系統(tǒng)總框圖 系統(tǒng)初始化模塊當系統(tǒng)剛啟動時，RAM 中并沒有任何數(shù)據(jù)。在普通模式下 KEY1 和 KEY2 用于波形發(fā)生模式的切換，并能過波形發(fā)生模式的切換輸出不同的波形。第一行顯示的數(shù)值為輸出信號的頻率，在SPWM、AM、FM 三種波形發(fā)生模式下表示載波頻率。RAM 它的協(xié)調(diào)作用包括：（1）在系統(tǒng)初始化完成之前禁止其它所有模塊對它的所有讀寫操作；（2）當有按鍵操作時關閉 LCD 顯示模塊和數(shù)據(jù)轉(zhuǎn)換模塊；（3）當數(shù)據(jù)處理模塊運行時關閉 LCD 顯示模塊；（4）協(xié)調(diào)各模塊間的地址和數(shù)據(jù)信號。 input [19:0]fre。 output [12:0]add_phase。 （42）Ppn???3602取相位累加器的輸出相位位寬為 n=13 得到 Verilog HDL 代碼如下：module phase_ctrl(set_phase,add_phase,phase)。endmodule模塊的 modelsim 仿真結(jié)果如圖 42 所示。 sine_rom sinerom(phase,sine_out)。elsesquare_out = 1239。elsetriangle_out = phase[11:0]。 圖 46 鋸齒波發(fā)生模塊仿真結(jié)果 PWM 信號發(fā)生模塊PWM 發(fā)生模塊 Verilog HDL 代碼如下：module PWM_gene(dutycycle,phase,PWM_out)。hfff。 wire [11:0]PW。 input clk,rest。hzzz。 input clk,rest。h00}。 end