【正文】 和全局復位/置位的布線；B長線資源：用以完成器件Bank間的一些高速信號和一些第二全局時鐘信號的布線；C短線資源：用來完成基本邏輯單元間的邏輯互連與布線；D其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復位等控制信號線。FPGA內(nèi)部寄存器可配置為帶 同步/異步復位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。Altera公司把自己的可編程邏輯器件產(chǎn)品中的MAX系列（乘積項技術，EEPROM技術）、FLEX系列（查找表技術，SRAM工藝）都叫做CPLD；而把也是SRAM工藝、基于查找表技術、要外掛配置用的FLEX系列的EPROM叫做FPGA。同時，G語言還包括常用的程序調(diào)試工具，如設置斷點、單步調(diào)試、數(shù)據(jù)探針和動態(tài)顯示執(zhí)行程序流程等功能。通過增加波形ROM的字長和D/A轉(zhuǎn)換器的精度以減小D/A量化誤差等。(5) 輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用。假設，相位累加器字長為N，DDS控制時鐘頻率為fC，時鐘周期為Tc=1/fc，頻率控制字為K。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為所以相位變化越快，信號的頻率越高。 圖23 波形ROM示意圖 其中相位累加器字長為N，DDS控制時鐘頻率為fc，頻率控制字為K。:頻譜純度以雜散分量和相位噪聲來衡量，雜散分量為諧波分量和非諧波分量兩種，主要由頻率合成過程中的非線性失真產(chǎn)生，相位噪聲是衡量輸出信號相位抖動大小的參數(shù)。 頻率合成器主要指標 信號源的一個重要指標就是能輸出頻率準確可調(diào)的所需信號。這種技術是用數(shù)字計算機和數(shù)模變換器來產(chǎn)生信號。鎖相環(huán)路(PLL)是一個能夠跟蹤輸入信號相位的閉環(huán)自動控住系統(tǒng)。它利用混頻器、倍頻器、分頻器與帶通濾波器來完成四則運算。本課題設計是采用美國Altera公司的EPF10K50ETI1442器件，使用的是Altera公司的EDA軟件平臺Maxplus–II可編程邏輯器件開發(fā)軟件?，F(xiàn)在隨著電子技術的發(fā)展，產(chǎn)品的技術含量越來越高，使得芯片的復雜程度越來越高，人們對數(shù)萬門乃至數(shù)百萬門設計的需求也越來越多，特別是專用集成電路（ASIC）設計技術的日趨進步和完善，推動了數(shù)字系統(tǒng)設計的迅速發(fā)展。K相位累加器波形ROMD/A轉(zhuǎn)換低通濾波 信號輸出時鐘 圖12 直接頻率合成器框圖 本文研究的內(nèi)容采用FPGA的方法設計信號發(fā)生器可以產(chǎn)生頻率比較高的信號，例如頻率為幾M的正弦波。計數(shù)器產(chǎn)生的地址碼提供讀出存儲器中波形數(shù)據(jù)所需要的地址信號，波形數(shù)據(jù)依次讀出后送至高速D/A轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。受計算機運行速度的限制，輸出信號的頻率較低。不過現(xiàn)在新的臺式儀器的形態(tài)，和幾年前的己有很大的不同。同時可以利用一種強有力的數(shù)學方程輸入方式，復雜的波形可以由幾個比較簡單的公式復合成v=f(t)形式的波形方程的數(shù)學表達式產(chǎn)生。這時期的波形發(fā)生器多以軟件為主，實質(zhì)是采用微處理器對DAC的程序控制，就可以得到各種簡單的波形。而基于頻率合成技術制成的信號發(fā)生器，由于可以獲得很高的頻率穩(wěn)定度和精確度，因此發(fā)展非常迅速，尤其是最近隨著現(xiàn)代電子技術的不斷發(fā)展，其應用更是有了質(zhì)的飛躍。波形發(fā)生器即通常所說的信號發(fā)生器是一種常用的信號源，它具有信源的所有特點。由于現(xiàn)場可編程門陣列(FPGA)具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性，能有效地實現(xiàn)DDS技術，極大的提高信號發(fā)生器的性能，降低生產(chǎn)成木。一般傳統(tǒng)的信號發(fā)生器都采用諧振法，即用具有頻率選擇性的回路來產(chǎn)生正弦振蕩，獲得所需頻率。同時，主要表現(xiàn)為兩個突出問題，一是通過電位器的調(diào)節(jié)來實現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定值。由上面的產(chǎn)品可以看出，函數(shù)波形發(fā)生器發(fā)展很快近幾年來，國際上波形發(fā)生器技術發(fā)展主要體現(xiàn)在以下幾個方面: ，輸出波形頻率的提高，使得波形發(fā)生器能應用于越來越廣的領域。由于VXI總線的逐漸成熟和對測量儀器的高要求，在很多領域需要使用VXI系統(tǒng)測量產(chǎn)生復雜的波形，VXI的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開發(fā)VXI模塊的周期長，而且需要專門的VXI機箱的配套使用，使得波形發(fā)生器VXI模塊僅限于航空、軍事及國防等大型領域。這種方式具有電路簡單、實現(xiàn)方便等特點。采用可變時鐘計數(shù)器尋址波形存儲器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。如需更新輸出信號，不必改動任何線路和元器件，只需改寫存儲器中的波形數(shù)據(jù)即可。FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)在現(xiàn)代數(shù)字電路設計中發(fā)揮著越來越重要的作用。目前，最通用的硬件描述語言有VHDL和VerilogHDL兩種，現(xiàn)在大多設計者都使用93年版標準的VHDL，并且通過了IEEE認定，成為世界范圍內(nèi)通用的數(shù)字系統(tǒng)設計標準。采用鎖相技術的間接頻率合成。而這些足以抵消其所有優(yōu)點。但是鎖相頻率合成器也存在一些問題，以致難于滿足合成器多方面的性能要求。目前用的最多的是查表法。:指的是輸出頻率在一定時間間隔內(nèi)和標準頻率偏差的數(shù)值，它分長期、短期和瞬時穩(wěn)定度三種。從而使輸出結果每一個時鐘周期遞增K。這樣，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可以把存儲在波形存儲器內(nèi)的波形抽樣值(二進制編碼)經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。(2) 頻率切換速度快，可達us量級。(3) DDS輸出雜散比較大，這是由于信號合成過程中的相位截斷誤差、D/A轉(zhuǎn)換器的截斷誤差和D/A轉(zhuǎn)換器的非線性造成的。和C語言一樣，G語言定義了數(shù)據(jù)模型、結構類型和模塊調(diào)用語法規(guī)則等編程語言的基本要素，在功能的完善性和應用的靈活性上不比任何高級語言差。CPLD是復雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，F(xiàn)PGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱。每個單元簡介如下：（1）可編程輸入/輸出單元（I/O單元）。嵌入式塊RAM可以配置為單端口RAM、雙端口RAM、偽雙端口RAM、CAM、FIFO等存儲結構。 VHDL簡介VHDL（VeryHighSpeed Integrated Circuit Hardware Description Language）誕生于1982 年。歸納起來 ,VHDL 語言主要具有以下優(yōu)點：(1) VHDL 語言功能強大 , 設計方式多樣。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。當硬件電路的設計描述完成以后 ,VHDL 語言允許采用多種不同的器件結構來實現(xiàn)。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。消息處理器可以自動定位編譯過程中發(fā)現(xiàn)的錯誤，編譯器還可以優(yōu)化設計文件。另外采用VHDL硬件描述語言實現(xiàn)整個DDS電路，不僅利于設計文檔的管理，而且方便設計的修改和擴充，還可以在不同F(xiàn)PGA器件之間實現(xiàn)移植。小的累加器可以利用FLEX器件的進位鏈得到快速、高效的電路結構。本設計中正弦波，考慮了以下的優(yōu)化方式：正弦波信號對于x=π直線成奇對稱，基于此可以將ROM表減至原來的1/2，再利用左半周期內(nèi)，波形對于點（π/2，0）成偶對稱，進一步將ROM表減至最初的1/4，因此通過一個正弦碼表的前1/4周期就可以變換得到的正弦的整個周期碼表，這樣就節(jié)省了將近3/4的資源。產(chǎn)生框圖如圖：CLK為主控模塊提供的頻率信號，RST為復位鍵，DATA為產(chǎn)生的波型數(shù)據(jù)信號。圖47 三角波數(shù)據(jù)產(chǎn)生結構框圖三角波信號仿真：因為幅度和頻率調(diào)節(jié)不好仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準頻率輸入，RST為復位鍵，低電平復位，其他的輸入為調(diào)節(jié)鍵，CNT為數(shù)字三角波數(shù)據(jù)。通常情況下在硬件調(diào)試的過程中一般使用下載電纜進行下載，而當調(diào)試完成以后要用配置芯片對FPGA進行配置。第7～14腳：D0～D7為8位雙向數(shù)據(jù)線。然而DAC并不是理想的，它的輸出具有有限的轉(zhuǎn)換時間，存在相關碼突變，這是一個短暫的輸出誤差，其幅度和寬度是輸入編碼的變化函數(shù)。通過R2的電流給9617輸出端提供一個直流偏置，調(diào)節(jié)Rl的阻值可以調(diào)移偏置電流的大小。其中C5為高頻旁路電容，以濾除不良的高檔次諧波，對時鐘波形進行整形，CLK1為輸入時鐘信號源。在此感謝老師和同學們的幫助，感謝培養(yǎng)我四年的學校。通過方案論證，采用直接數(shù)字頻率合成技術，經(jīng)過硬件電路設計和軟件設計，將DDS技術與FPGA的項結合，輸出正弦波、三角波、方波和鋸齒波。其電路如圖5—4。在數(shù)據(jù)輸入時序上，其鎖存信號是低電平有效，即在鎖存信號LATCH=0時，輸入通道是透明的。 162液晶模塊指令162液晶模塊內(nèi)部的控制器共有11條控制指令,如下所示,它的讀寫操作、屏幕和光標的操作都是通過指令編程來實現(xiàn)的。 顯示單元電路液晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點,在袖珍式儀表和低功耗應用系統(tǒng)中得到越來越廣