【正文】 度字高字節(jié)地址 LCALL W_ADDRESS MOV FTW , 0FFH ；幅度字高字節(jié) LCALL W_FTW MOV ADDRESS, 22H LCALL W_ADDRESS MOV FTW , 0FFH LCALL W_FTW SJMP $W_FTW: MOV P0 , FTW ；頻率字鎖存子程序 SETB FTW_CLK CLR FTW_CLK ；頻率字鎖存到外部寄存器 RETW_ADDRESS:　　　　　　　　　　　　　　 ；寫地址子程序 MOV P0 , ADDRESS SETB ADDR_CLK CLR ADDR_CLK MOV P0 , 40H ；端口狀態(tài)，并行編程模式 SETB CON_CLK SETB WR CLR WR CLR CON_CLK RET END（9）AD9852信號(hào)發(fā)生器在2005年全國大學(xué)生電子設(shè)計(jì)競(jìng)賽A題中的應(yīng)用　　根據(jù)題目A的要求。Y掃頻控制X放大器檢波器混頻器示波器顯 示控制器（單片機(jī)或DSP或FPGA）AD9852本機(jī)振蕩器輸入鍵 盤信號(hào)處理 AD9852模塊在頻譜分析儀中的應(yīng)用試采用AD9854制作一個(gè)信號(hào)發(fā)生器電路，參考電路圖和印制電路板【55】。為提高系統(tǒng)的實(shí)用性，增加峰值檢測(cè)電路，通過控制模塊實(shí)現(xiàn)輸出幅度的精確可調(diào)。I/O操作可以在缺乏REFCLK的情況下發(fā)生，但若沒有REFCLK，則數(shù)據(jù)不能夠從緩沖存取器轉(zhuǎn)移到寄存器群。REFCLK倍頻器功能可以被旁路允許從外部時(shí)鐘源直接對(duì)AD9852計(jì)時(shí)。（5）反向SINC功能此濾波器對(duì)余弦DAC的輸入數(shù)據(jù)進(jìn)行預(yù)補(bǔ)償，這是為了DAC輸出頻譜中固有的sin(x)/x滾降特性。它預(yù)補(bǔ)償DAC輸出振幅相對(duì)于頻率的偏差，以達(dá)到從DC到Nyquist的均勻的振幅響應(yīng)。DAC輸出電流，其滿刻度最大輸出為20mA；無論如何，一個(gè)額定10mA的輸出電流都可提供最好的無失真的動(dòng)態(tài)范圍SFDR（SpuriousFree Dynamic Range）性能。8位倒計(jì)數(shù)值與輸出脈沖之間的時(shí)間周期為：（N +1）系統(tǒng)時(shí)鐘周期。標(biāo)注為12位“輸出整形鍵控”的寄存器的地址為21~22hex。這是I/O UD作為輸出時(shí)，最小高電平脈沖時(shí)間的結(jié)果。更新時(shí)鐘倒計(jì)時(shí)計(jì)數(shù)器運(yùn)行于1/2系統(tǒng)時(shí)鐘速率（最大為150MHz），并且從一個(gè)32位二進(jìn)制（由用戶編程）開始倒計(jì)數(shù)。第五步：用測(cè)試程序測(cè)試電路。最好能使用低壓電烙鐵或焊臺(tái)進(jìn)行焊接，防止芯片被靜電擊穿。 電源濾波電路 信號(hào)發(fā)生器制作步驟1．印制電路板制作按印制電路板設(shè)計(jì)要求，設(shè)計(jì)采用AD9852構(gòu)成的信號(hào)發(fā)生器電路的印制電路板圖，選用兩塊13cm8cm雙面環(huán)氧敷銅板。AD9852輸出的信號(hào)經(jīng)七階切比雪夫?yàn)V波器濾波后輸出。在差分基準(zhǔn)時(shí)鐘模式下，兩路輸入可能是CMOS的邏輯電平，或者有比以400mV（峰峰值）70S/P SELECT在串行編程模式（邏輯低電平）和并行編程模式（邏輯高電平）之間選擇71MASTER RESET初始化串行/并行編程總線，為用戶編程做準(zhǔn)備；設(shè)置編程寄存器為“donothing”狀態(tài)，在邏輯高電平時(shí)起作用。RSET=。參與CSB的功能。方向在控制寄存器內(nèi)被選擇。其主要性能如下：最高300MHz的系統(tǒng)時(shí)鐘；內(nèi)含4～20倍可編程參考時(shí)鐘倍乘器；48位的可編程頻率寄存器；兩路12位D/A輸出；內(nèi)含超高速，低抖動(dòng)比較器；具有12位可編程振幅調(diào)諧和可編程的Shaped On/off Keying功能；14位可編程相位寄存器；單引腳FSK和BPSK數(shù)據(jù)接口；HOLD引腳具有線性和非線性FM調(diào)頻功能；可自動(dòng)雙向頻率掃描；可自動(dòng)進(jìn)行sin(x)/x校正；；10MHz的兩線或三線串行接口；100MHz的8位并行編程接口；單端或差分基準(zhǔn)時(shí)鐘輸入選擇。2．實(shí)訓(xùn)器材（1）常用電子裝配工具。最高系統(tǒng)工作頻率300MHz，通過控制器改變其內(nèi)部的寄存器參數(shù)可工作在AM、FM、ASK、FSK、PSK等模式。相對(duì)AGND和DGND為+11，12，26，27，28，72，75，76，77，78DGND數(shù)字電路部分接地。數(shù)據(jù)在上升沿被裝入。一個(gè)邏輯高電平將產(chǎn)生編程的零刻度到滿刻度線性上升的余弦DAC輸出，邏輯低電平將產(chǎn)生編程的滿刻度到零刻度線性下降的余弦DAC輸出31，32，37，38，44，50，54，60，65AVDD模擬電路部分電源電壓，相對(duì)AGND和DGND為+33，34，39，40，41，45，46，47，53，59，62，66，67AGND模擬電路部分接地端，電位與DGND相同36VOUT內(nèi)部高速比較器的非反相輸出引腳。）差分時(shí)鐘信號(hào)。本信號(hào)發(fā)生器電路能實(shí)現(xiàn)的功能如下：輸出信號(hào)頻率范圍為0～120MHz；輸出信號(hào)幅度程控可調(diào)；輸出模擬AM信號(hào)；輸出模擬FM信號(hào)；輸出ASK調(diào)制信號(hào)；輸出FSK調(diào)制信號(hào)；輸出PSK調(diào)制信號(hào)；輸出掃頻信號(hào)；輸出低抖動(dòng)方波時(shí)鐘信號(hào)；輸出可變幅度控制信號(hào)。本模塊采用三片鎖存器74HC573分別對(duì)輸入數(shù)據(jù)鎖存實(shí)現(xiàn)單向并行控制，為提高驅(qū)動(dòng)能力使用施密特反相驅(qū)動(dòng)器74LS14作為驅(qū)動(dòng)。（3）焊接步驟焊接的原則是從低到高，從小尺寸外形到大尺寸外形，為確保焊接成功。第二步：檢測(cè)控制接口部分電路的完整。更新時(shí)鐘的默認(rèn)模式是內(nèi)部的（進(jìn)入更新時(shí)鐘寄存器的位為邏輯高電平）；若轉(zhuǎn)換為外部更新時(shí)鐘模式，更新時(shí)鐘寄存器控制位必須設(shè)置為邏輯低電平。引腳端20上的內(nèi)部已產(chǎn)生的更新脈沖輸出有一個(gè)固定的8個(gè)系統(tǒng)時(shí)鐘周期的高電平時(shí)間。除設(shè)置OSK EN位之外，第二個(gè)控制位OSK INT（也在地址20hex）必須被設(shè)置為邏輯高電平。如果斜坡速率計(jì)數(shù)器是以編程為最小計(jì)數(shù)值3，它將產(chǎn)生兩個(gè)系統(tǒng)時(shí)鐘周期（一個(gè)上升沿載入倒計(jì)時(shí)值，另一個(gè)上升沿將計(jì)數(shù)值從3降為2）。