【正文】 方波數(shù)據(jù)示波器 圖31任意波形發(fā)生器系統(tǒng)硬件總體結(jié)構(gòu)框圖第四章 基于FPGA和鎖相環(huán)的任意波形發(fā)生器的設(shè)計 FPGA的開發(fā)流程FPGA的開發(fā)流程一般如圖41所示，包括電路設(shè)計、功能仿真、綜合優(yōu)化、綜合后仿真、實現(xiàn)與布局布線、時序仿真與驗證、板級仿真與驗證，以及芯片編程與調(diào)試等主要步驟。Ud 中的噪聲和干擾成分被低通性質(zhì)的環(huán)路濾波器濾除，形成壓控振蕩器（VCO）的控制電壓Uc。時序仿真圖44所示。該功能模塊如圖45。計數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份的折頁配頁工作。 相位計數(shù)器模塊 圖48 時序仿真如下圖49。圖410圖 411MIF文件 圖 412生成后的模塊如圖413。波形選擇器圖414 通過仿真圖可以看出波形選擇器的功能能夠?qū)崿F(xiàn)。 本系統(tǒng)的DAC轉(zhuǎn)換芯片采用Brown公司的DAC904E芯片它是一款14位分辨率的高速數(shù)/模轉(zhuǎn)換器，在20MHz輸出時具有64dB。第5章 硬件配置 FPGA的配置 系統(tǒng)測試時要將設(shè)計好的方案經(jīng)過編譯后產(chǎn)生的配置數(shù)據(jù)文件下載到FPGA芯片中才能進(jìn)行測試其功能的正確性，所以必須了解FPGA的配置方式。在整個論文期間，既掌握了基于FPGA的硬件電路設(shè)計與仿真方法，也掌握了常用外圍電路的設(shè)計，對基于FPGA的開發(fā)有了更深層次的了解，為以后的科研和工作奠定了堅實的基礎(chǔ)。參考文獻(xiàn)[1]李翠華. 信號發(fā)生器的設(shè)計[J]. 科技廣場, 2009, 1: 211~213[2]申彥春, 王歡, 梁延貴. 基于FPGA的信號發(fā)生器的設(shè)計[J]. 唐山學(xué)院學(xué)報, 2008, 3: 125~189[3]劉皖, 何道軍, 譚明. FPGA設(shè)計與應(yīng)用[M]. 北京清華大學(xué)出版社, 2006: 28~69[4]趙雅興. FPGA原理設(shè)計與應(yīng)用[M]. 天津大學(xué)出版社, 1999: 268~321[5]余勇, 鄭小林. 基于FPGA的DDS正弦信號發(fā)生器的設(shè)計與實現(xiàn)[J]. 電子器件, 2005, 9: 596~599[6]田耘,徐文波. Xilinx FPGA開發(fā)實用教程[M]. 北京: 清華大學(xué)出版社, 2008, 3: 253~324[7]劉和平等. DSP原理及電機(jī)控制應(yīng)用[M]. 北京: 北京航空航天大學(xué)出版社, 2006. 1~2[8]張獻(xiàn)偉, 任志良, 陳光, 王華. 基于Xilinx FPGA TP CORE的可調(diào)正弦信號發(fā)生器設(shè)計[J].電子測量技術(shù), 2009, 5: 1~4[9] Xilinx. The Programmable Logic Data Book [M]， 1994 Second edition:10~14[10] PREP Benchmarks for Programmable Logic Devices[M], Altera Corp, 1993:122~125附 錄數(shù)字分頻器程序：LIBRARY IEEE。EVENT AND BUTT=39。BEGIN IF CLK39。039。ENTITY JSQ IS PORT(CLK: IN STD_LOGIC。 END IF。 Z: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 WHEN 11=Z=D。在此，我要對她表示我最真摯的謝意。除此，他們嚴(yán)謹(jǐn)?shù)那髮W(xué)態(tài)度也使我受益匪淺，讓我深深地明白了如何去學(xué)、如何去做。 END PROCESS。ARCHITECTURE ART OF MUX41 ISSIGNAL S: STD_LOGIC_VECTOR (1 DOWNTO 0)。END PROCESS 。END ENTITY JSQ。END IF 。139。 THEN IF YUFEN=254 THEN YUFEN=20。ENTITY DIGF IS PORT (BUTT ,CLK :IN STD_LOGIC。論文的主要成果:，并詳細(xì)闡述了鎖相環(huán)和FPGA設(shè)計信號發(fā)生器的方法。FPGA的配置方式主要有三種:主動串行配置(AS)、被動配置(Ps)和JTAG配置。該芯片采用單片+SV或+3V供電，DAC904E的功耗很低，在+5V供電時功率為170mw，在功率下降模式下，待機(jī)功率只有45mw。圖415將所有模塊按照各自的功能連接之后，就能夠?qū)崿F(xiàn)此次設(shè)計的基本功能，其頂層原理圖如圖416所示。波形數(shù)據(jù)存儲ROM模塊 圖 413基本定義：多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路，叫做數(shù)據(jù)選擇器，也稱多路選擇器或多路開關(guān)。圖 49 波形發(fā)生模塊 波形發(fā)生器工作原理 波形發(fā)生器中存儲著波形數(shù)據(jù)，當(dāng)輸入時鐘信號和相位信號，并且兩種信號是同步的，波形發(fā)生開始輸出發(fā)生器中存儲的數(shù)據(jù)。很顯然，3位數(shù)的計數(shù)器最大可以顯示到999，4位數(shù)的最大可以顯示到9999。其功能實現(xiàn)的主要過程是：BUTT與CLK分別控制兩個加法器，BUTT是一個外部控制鍵，而CLK是鎖相環(huán)輸出的穩(wěn)定時鐘，通過控制BUTT來控制第一個加法器工作，對第一個加法器預(yù)制一個數(shù)作為第二個加法器的參量，如果第二個計數(shù)器的值小于第一個加法器的值，分頻器沒有輸出，只有當(dāng)?shù)诙€計數(shù)器的值等于第一個加法器，計數(shù)器輸出一個高電平，這樣就能達(dá)到手動控制分頻器的分頻值的目的。鎖相環(huán)模塊 圖43鎖相環(huán)仿真圖44 數(shù)字分頻器模塊分頻器本質(zhì)上是由電容器和電感線圈構(gòu)成的LC濾波網(wǎng)絡(luò)，高音通道是高通濾波器，它只讓高頻信號通過而阻此低頻信號；低音通道正好想反，它只讓低音通過而阻此高頻信號；中音通道則是一個帶通濾波器，除了一低一高兩個分頻點之間的頻率可以通過，高頻成份和低頻成份都將被阻止。維持鎖定的直流控制電壓由鑒相器提供，因此鑒相器的兩個輸入信號間留有一定的相位差。層次化、結(jié)構(gòu)化的設(shè)計過程，能使復(fù)雜的系統(tǒng)容易控制和調(diào)試。在本文中即是通過在FPGA內(nèi)設(shè)計DDS電路結(jié)構(gòu)，實現(xiàn)任意波形發(fā)生器的硬件系統(tǒng)設(shè)計。但是DDS專用芯片中多采用只讀存儲器ROM作為波形存儲器，在芯片出廠之前事先將波形數(shù)據(jù)固化到ROM中，無法根據(jù)用戶的需求而更改波形存儲器中的波形數(shù)據(jù)以生成任意波形。第三章 總體方案設(shè)計本章主要對系統(tǒng)硬件電路總體設(shè)計方案進(jìn)行闡述，分析了系統(tǒng)設(shè)計方案的實現(xiàn)過程，并對系統(tǒng)的各功能模塊進(jìn)行劃分，根據(jù)信號調(diào)制的需要設(shè)計一個數(shù)字分頻器來控制時鐘信號的頻率，同時對本系統(tǒng)的軟硬件開發(fā)平臺進(jìn)行說明.任意波形發(fā)生器作為一種現(xiàn)代電子測量領(lǐng)域的重要儀器，它除了具有一般儀器的基本測試功能以外，還具有一些現(xiàn)代測量儀器的優(yōu)良特性，它可以為用戶提供良好的人機(jī)交互界面，使儀器的使用更加簡單方便，用戶可以通過更加直觀的方式獲取相關(guān)測試數(shù)據(jù)，減小了因為人為數(shù)據(jù)讀取而造成的測量誤差。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。整個系統(tǒng)以Altera公司的CyclonenⅢ系列FP以芯片EP3C40F48417為核心，采用硬件描述語言(VHDL)進(jìn)行開發(fā)，配置了相應(yīng)的輸入、信號處理及顯示電路，并進(jìn)行了仿真及驗證。其主要優(yōu)點是它的輸出頻率、相位和幅度能夠在數(shù)字處理器的控制下精確而快速地變換，并且相位變化連續(xù)，易于集成和調(diào)整。早期的調(diào)諧信號發(fā)生器采用的是模擬電子技術(shù)，由調(diào)諧振蕩器和調(diào)幅放大器加上一些指示電路構(gòu)成，僅能產(chǎn)生正弦波、三角波、方波等幾種簡單的波形，其電路結(jié)構(gòu)復(fù)雜、尺寸大且功耗大，并且頻率不高，由于模擬電路溫漂大而使得其波形穩(wěn)定性差，且難以產(chǎn)生精準(zhǔn)的頻率信號，不易調(diào)試。目前，大規(guī)模可編程邏輯器件(PLD)得到越來越廣泛的應(yīng)用，其強大的功能也逐步從各種器件中顯露出來。關(guān)鍵詞 信號發(fā)生器 鎖相環(huán) FPGA VHDL