【正文】 能在本設(shè)計(jì)中沒(méi)有用到。在QuartusⅡ 中有自帶的鎖相環(huán)模塊，可以直接調(diào)用，不需要再自己編寫(xiě)程序，在元器件庫(kù)中選擇PLL模塊，然后設(shè)置參數(shù)，把輸入的最高頻率設(shè)置成25MHZ，分頻比為1：1，占空比50%，參數(shù)設(shè)置成功后點(diǎn)結(jié)束，所需要的鎖相環(huán)模塊就生成了。所以c0的輸出的最高頻率是25MHZ，并且C0頻率與輸入的CLK頻率是一樣的。從仿真圖中可以看出，鎖相環(huán)的功能得到實(shí)現(xiàn)，輸出與輸入頻率相同，也是穩(wěn)定的。在實(shí)際的分頻器中，有時(shí)為了平衡高、低音單元之間的靈敏度差異，還要加入衰減電阻；另外，有些分頻器中還加入了由電阻、電容構(gòu)成的阻抗補(bǔ)償網(wǎng)絡(luò)，其目的是使音箱的阻抗曲線心理平坦一些，以便于功放驅(qū)動(dòng)。如果把全頻帶信號(hào)不加分配地直接送入高、中、低音單元中去，在單元頻響范圍之外的那部分 “多余信號(hào)”會(huì)對(duì)正常頻帶內(nèi)的信號(hào)還原產(chǎn)生不利影響，甚至可能使高音、中音單元損壞。本模塊采用VHDL語(yǔ)言設(shè)計(jì)，程序清單見(jiàn)附錄。從圖中可以看出，分頻器有兩個(gè)輸入，一個(gè)輸出。時(shí)序仿真如46：分頻器模塊 圖45控制鍵沒(méi)有變化時(shí)，是20分頻。通過(guò)46與47圖的比較，可以發(fā)現(xiàn)分頻器的功能實(shí)現(xiàn)了。計(jì)數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計(jì)算機(jī)的控制器中對(duì)指令地址進(jìn)行計(jì)數(shù)，以便順序取出下一條指令，在運(yùn)算器中作乘法、除法運(yùn)算時(shí)記下加法、減法次數(shù)，又如在數(shù)字儀器中對(duì)脈沖的計(jì)數(shù)等等。它主要的指標(biāo)在于計(jì)數(shù)器的位數(shù)，常見(jiàn)的有3位和4位的。相位計(jì)數(shù)器的作用是與時(shí)鐘同步讀取ROM中的數(shù)據(jù)，ROM中存取的數(shù)據(jù)是一組坐標(biāo)，只有確定一組數(shù)據(jù)，才能讀取成功。程序清單見(jiàn)附錄。相位計(jì)數(shù)器有兩個(gè)端口，一個(gè)端口接分頻器輸出的穩(wěn)定時(shí)鐘信號(hào)，一個(gè)口作為輸出，給存儲(chǔ)數(shù)據(jù)的ROM作為讀取相位的輸入信號(hào)，每當(dāng)CLK的上升沿來(lái)到時(shí)，G都會(huì)自加1，當(dāng)G的值到達(dá)255后，又從0開(kāi)始計(jì)數(shù)，能達(dá)到循環(huán)計(jì)數(shù)的功能?？梢钥闯霎?dāng)計(jì)數(shù)器的輸出值達(dá)到255時(shí)，又從0開(kāi)始從新計(jì)數(shù)，表明計(jì)數(shù)器的功能能夠?qū)崿F(xiàn)。由于需要產(chǎn)生四種波形，所以波形發(fā)生模塊包括四種波形模塊，四個(gè)模塊的生成過(guò)程都是一樣的，此處以正弦波為例概述下波形數(shù)據(jù)存儲(chǔ)模塊的生成過(guò)程。ROM模塊生成過(guò)程如圖410。MIF文件數(shù)據(jù)如圖412。ROM模塊有三個(gè)端口，clock與address的時(shí)鐘是同步的，這樣才能達(dá)到同步讀取相位的目的。邏輯功能：數(shù)據(jù)選擇器(MUX)的邏輯功能是在地址選擇信號(hào)的控制下，從多路數(shù)據(jù)中選擇一路數(shù)據(jù)作為輸出信號(hào)。數(shù)據(jù)選擇器的程序見(jiàn)附錄。波形選擇器有六個(gè)輸入端口，一個(gè)輸出端口，其中A.、B、C、D四個(gè)端口作為波形的輸入端口，S1 S2 是外部的鍵控接口，通過(guò)改變S1 S2的輸入電平來(lái)控制輸出端口Z的輸出是A.、B、C、D那個(gè)端口輸入的波形，當(dāng)S1=0 S2=0 時(shí)輸出A口的波形，當(dāng)S1=0 S2=1時(shí)輸出B口的波形，當(dāng)S1=1 S2=0時(shí)輸出C口的波形，當(dāng)S1=1 S2=1 時(shí) 輸出D口輸入的波形。當(dāng)S1=0 S2=0 時(shí)輸出A口的波形，當(dāng)S1=0 S2=1時(shí)輸出B口的波形，當(dāng)S1=1 S2=0時(shí)輸出C口的波形，當(dāng)S1=1 S2=1 時(shí) 輸出D口輸入的波形。當(dāng)系統(tǒng)接入一個(gè)時(shí)鐘時(shí)，時(shí)鐘信號(hào)的頻率是低于25MHZ，鎖相環(huán)開(kāi)始工作，對(duì)輸入時(shí)鐘進(jìn)行處理，然后輸出一個(gè)穩(wěn)定的時(shí)鐘信號(hào)。讀取數(shù)據(jù)之后ROM開(kāi)始輸出數(shù)據(jù)，四個(gè)ROM輸出四個(gè)數(shù)據(jù)，為了能達(dá)到四種波形之間切換的目的，在ROM后接入一個(gè)四選一數(shù)據(jù)選擇器， S1 S2 是外部的按鍵，通過(guò)改變S1 S2 的電平來(lái)控制輸出的是哪種波形。圖417 S1=0 s2=0 正弦波圖418 S1=0 s2=1 三角波圖419 S1=1 s2=0 鋸齒波圖420 S1=1 s2=1 方波 D/A轉(zhuǎn)換模塊 設(shè)計(jì)要求能夠控制輸出信號(hào)的幅度，軟件控制比較麻煩，所以可以才去控制D/A模塊的參考電壓，即給D/A模塊連接一個(gè)電位器，這樣就能方便控制信號(hào)幅度。的無(wú)雜散動(dòng)態(tài)范圍，轉(zhuǎn)換速率最高可達(dá)165MSPS。其參考電壓允許用片內(nèi)參考或者片外參考，輸出為高阻抗(200千歐)電流輸出，范圍為0mA~2OmA。圖421各引腳的功能說(shuō)明如下表41所示： D/A模塊功能引腳表 41引腳功能Bitl~Bitl4DA并行輸入的14位數(shù)字信號(hào) ，其中Bitl為最高有效位，Bitl4為最低有效位clk時(shí)鐘輸入+V、+V數(shù)字供電和模擬供電DGND、AGND數(shù)字地模擬地BW寬帶信號(hào)減小引腳BYP旁路引腳 ,差分電流輸出引腳FSA滿量程調(diào)整引腳參考輸入引腳INT/EXT參考選擇引腳，為0時(shí)選擇內(nèi)部參考，為1時(shí)選擇外部參考PD功率下降模式控制引腳 DAC904E由FPGA直接控制，其硬件連接如圖422所示。其數(shù)字電源和模擬電源都采用+5v的供電電壓，并與BW引腳并接一個(gè) ，并起到控制放大器的輸出阻抗作用，減小反饋到DAC904E的內(nèi)部電流源陣列的噪聲，起轉(zhuǎn)換器的性能。由于Cyclone FPGA使用SRAM單元來(lái)存儲(chǔ)配置數(shù)據(jù)，而FPGA中的SRAM是易失性的，所以每次上電之前配置數(shù)據(jù)必須重新下載到FPGA中。下面介紹JTAG配置模式的工作原理及過(guò)程。并且JTAG配置模式具有最高的優(yōu)先級(jí)，因此可以隨時(shí)進(jìn)行而不用等待其它配置模式的完成。本文的創(chuàng)新點(diǎn)在于將所有的數(shù)字部分電路的都由FPGA芯片實(shí)現(xiàn)，這大大降低了電路的復(fù)雜性及成本，縮小了產(chǎn)品的體積，并且有效地降低了功耗，可以作為以后開(kāi)發(fā)小型低成本低功耗函數(shù)信號(hào)發(fā)生器的有效參考。本文采用模塊化的思想進(jìn)行設(shè)計(jì)，將整個(gè)系統(tǒng)分為頻率合成模塊和外圍電路模塊兩個(gè)方面進(jìn)行描述，并采用自頂向下和自底向上兩種開(kāi)發(fā)模式相結(jié)合的方法，將所有的模塊都用VHDL語(yǔ)言編程實(shí)現(xiàn)。，并在QuartusⅡ軟件中進(jìn)行了仿真，驗(yàn)證了設(shè)計(jì)的正確性。由于時(shí)間和作者水平有限，本次設(shè)計(jì)的函數(shù)信號(hào)發(fā)生器還有進(jìn)一步改進(jìn)和完善的地方。2．利用FPGA開(kāi)發(fā)GPIB(通用接口總線)控制核，使之成為通用的測(cè)量?jī)x器。USE 。Q: OUT STD_LOGIC)。 ARCHITECTURE ART OF DIGF IS SIGNAL YUFEN: INTEGER RANGE 20 TO 10254。PROCESS (BUTT) IS BEGIN IF BUTT39。139。ELSE YUFEN=YUFEN+1。END IF 。PROCESS (CLK) IS VARIABLE FENP :INTEGER RANGE 0 TO 255。EVENT AND CLK=39。 THEN IF FENP=(YUFEN1) THEN Q=39。FENP:=0。 Q=39。END IF 。END PROCESS 。相位計(jì)數(shù)器模塊：LIBRARY IEEE。USE 。 G: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。ARCHITECTURE ART OF JSQ ISBEGIN PROCESS(CLK) IS VARIABLE COUT: STD_LOGIC_VECTOR (7 DOWNTO 0) 。EVENT AND CLK=39。 THEN COUT:=COUT+1。 G=COUT。END ARCHITECTURE ART。USE 。 A,B,C,D: IN STD_LOGIC_VECTOR (7 DOWNTO 0)。END ENTITY MUX41。BEGIN S=S1amp。 PROCESS (S,A,B,C,D) IS BEGIN CASE S IS WHEN 00=Z=A。 WHEN 10=Z=C。 END CASE 。END ARCHITECTURE ART 。為了完成這次畢業(yè)設(shè)計(jì)，很多人為了幫助我而付出了大量寶貴的時(shí)間。在整個(gè)畢業(yè)設(shè)計(jì)過(guò)程中，她不僅給了我技術(shù)上的支持，還給了我精神上的幫助。再次，我要感謝實(shí)驗(yàn)室的同學(xué)們，他們給了我很多技術(shù)上的幫助。最后，我要感謝我的家人，我的進(jìn)步離不開(kāi)他們對(duì)我的付出，正是由于他們的支持，我才能克服一個(gè)一個(gè)的困難，直至本文的