基于fpga的高階全數字鎖相環(huán)的設計與實現(xiàn)畢業(yè)論文-閱讀頁
2025-07-07 01:04本頁面
【正文】 取值應盡量高。數控振蕩器可由一個可逆計數器實現(xiàn)。 N分頻器則是一個簡單的除N計數器。同時，因為Fout=CLK/2N=fc，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率fc。環(huán)路實現(xiàn) 將鎖相環(huán)路設計完畢后，、綜合、驗證，DPLL設計結果如圖3。 改進型異或門鑒相器DPLL原理圖可逆計數器lmp_counter2為數控振蕩器，其預置值為time[3..0]，其輸出即為鎖相環(huán)路分頻器的模值N，輸出值大小隨著控制脈沖信號DP的數目有關。加法計數器lmp_counter2為模值N受控的鎖相環(huán)路分頻器。因此外加一4輸入或非門作為分頻器輸出判決。 在圖4仿真結果中，fclk=64MHz，fin=2Mb/s?？梢?，對于多位連1或連0的碼流信號，該鎖相環(huán)的輸出Fout都能準確恢復出同步所需的時鐘。相位鎖定誤差最大為π/2N=π/16。 上述設計的數字鎖相環(huán)雖然可以快速鎖定，鎖相精度也較高，但其捕捉范圍較窄。π，一旦輸入信號Fin的相位抖動超過這個范圍或Fin的頻率發(fā)生改變，鎖相環(huán)無法自動完成捕捉鎖定。 電路原理如圖5。 將圖5電路和圖3上面的一個電路合并，即為完整的寬頻帶DPLL電路。該寬頻帶DPLL電路的捕獲范圍最高頻率fcmax=fclk/4，最低頻率fcmax=fclk/4M，M為N分頻器的最大取值。所以鎖相環(huán)的頻率捕獲范圍理論值為16MHz1MHz。當Fin=16MHz和Fin=(1)(2)。 根據仿真結果，略高于理論值1MHz；可實現(xiàn)的最高鎖相頻率為16MHz。結語本文所介紹的寬頻帶范圍數字鎖相環(huán)采用較為簡單的完成實現(xiàn)了捕獲時間小而捕獲帶寬又相當寬的全數字鎖相環(huán)，解決了“捕獲時間”和“捕獲帶寬”指標相互矛盾的問題。由于該數字鎖相環(huán)可直接用于同步串行通信中二進制碼流的同步時鐘的恢復，可自動跟蹤接收碼流速率的變換，同時該設計是基于FPGA的模塊化設計，便于其他數字系統(tǒng)設計的移植和集成，在其他數字應用系統(tǒng)特別是在基于FPGA的通信電路中有著重要的意義。參考文獻：1. Kurt Aronow, Bela Geczy,FPGABased DPLL Approach Delivers WideLock ange, 2005. 作者：中國礦業(yè)大學 鄭紅黨 [字體：大 中 小] 本文在集成數字鎖相環(huán)74297的基礎上進行改進，設計了鎖相狀態(tài)檢測電路，配合CPU對環(huán)路濾波參數進行動態(tài)智能配置，從而使鎖相環(huán)快速進入鎖定狀態(tài)，在最短時間內正常工作并且提高輸出頻率的質量。 關鍵詞：全數字鎖相環(huán) 數字環(huán)路濾波器 數字單穩(wěn)態(tài)振蕩器1 引言數字鎖相環(huán)路已在數字通信、無線電電子學及電力系統(tǒng)自動化等領域中得到了極為廣泛的應用。在基于FPGA的通信電路中，可以把全數字鎖相環(huán)路作為一個功能模塊嵌入FPGA中，構成片內鎖相環(huán)。它比較輸入信號和振蕩器輸出信號之間的相位差，從而產生誤差控制信號來調整振蕩器的頻率，以達到與輸入信號同頻同相。當鎖相環(huán)中的鑒相器與數控振蕩器選定后，鎖相環(huán)的性能很大程度依賴于數字環(huán)路濾波器的參數設置。其功能就是對相位誤差序列計數即濾波，并輸出相應的進位脈沖或是借位脈沖，來調整I/D數控振蕩器輸出信號的相位（或頻率），從而實現(xiàn)相位控制和鎖定。在鎖相環(huán)路同步的狀態(tài)下，鑒相器既沒有超前脈沖也沒有滯后脈沖輸出，所以K計數器通常是沒有輸出的；這就大大減少了由噪聲引起的對鎖相環(huán)路的誤控作用。顯然，設計中適當選取K值是很重要的。反之，K值取得小，可以加速環(huán)路的入鎖，但K計數器會頻繁地產生進位或借位脈沖，從而導致了相位抖動，相應地對噪聲的抑制能力也隨之降低。實現(xiàn)的前提是檢測鎖相環(huán)的工作狀態(tài)。fout對fin的抽樣送入單穩(wěn)態(tài)振蕩器。鎖相環(huán)的鎖定狀態(tài)保持時間的認定，可以通過設置振蕩器的性能。單穩(wěn)態(tài)振蕩器的實現(xiàn)也可以在FPGA內實現(xiàn)，利用計數器的方法可以設計全數字化的上升、下降沿雙向觸發(fā)的可重觸發(fā)單穩(wěn)態(tài)振蕩器。鎖相環(huán)與CPU接口電路，由寄存器來完成。CPU可以通過外部總線讀寫寄存器的內容。實際測試時設置K初始值為23，此時鎖相環(huán)的捕捉帶較大，在很短時間內就可以達到鎖定狀態(tài)，lock變?yōu)榈碗娖健ＴO置K為初始值，鎖定后，設置到最佳值，這樣鎖相會快速進入最佳的鎖定狀態(tài)。片上系統(tǒng)的發(fā)展使其成為可能。DPLL大多用于通信系統(tǒng)中，而大部分通信系統(tǒng)都有嵌入式CPU?？梢砸暰唧w情況而定。解決了鎖定時間與相位抖動之間的矛盾，對信息的傳輸質量都有很大的提高。
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