【文章內(nèi)容簡(jiǎn)介】 頻率切換速度快，可達(dá)us量級(jí)。(3) 頻率切換時(shí)相位連續(xù)。(4) 可以輸出寬帶正交信號(hào)。(5) 輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改善作用。(6) 可以產(chǎn)生任意波形。(7) 全數(shù)字化實(shí)現(xiàn)，偏于集成，體積小，重量輕。但DDS也有比較明顯的缺點(diǎn):(l)輸出信號(hào)的雜散比較大。(2) 輸出信號(hào)的帶寬受到限制。(3) DDS輸出雜散比較大，這是由于信號(hào)合成過(guò)程中的相位截?cái)嗾`差、D/A轉(zhuǎn)換器的截?cái)嗾`差和D/A轉(zhuǎn)換器的非線性造成的。 當(dāng)然隨著技術(shù)的發(fā)展，這些問(wèn)題正在逐步得到解決。如通過(guò)增長(zhǎng)波形ROM的長(zhǎng)度也減小相位截?cái)嗾`差。通過(guò)增加波形ROM的字長(zhǎng)和D/A轉(zhuǎn)換器的精度以減小D/A量化誤差等。在比較新的DDS芯片中普遍都采用了12bit的D/A轉(zhuǎn)換器。當(dāng)然一味靠增加波形ROM的深度和字長(zhǎng)的方法來(lái)減小雜散對(duì)性能的提高總是有限的。已有研究在對(duì)DDS輸出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立了誤差模型，在分析DDS頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法。可以通過(guò)采樣的方法降低帶內(nèi)誤差功率，可何編程任務(wù)且具有擴(kuò)展的函數(shù)庫(kù)。和C語(yǔ)言一樣，G語(yǔ)言定義了數(shù)據(jù)模型、結(jié)構(gòu)類型和模塊調(diào)用語(yǔ)法規(guī)則等編程語(yǔ)言的基本要素，在功能的完善性和應(yīng)用的靈活性上不比任何高級(jí)語(yǔ)言差。G語(yǔ)言還擁有豐富的擴(kuò)展函數(shù)，為用戶提供了極大的方便。這些擴(kuò)展函數(shù)主要是關(guān)于數(shù)據(jù)采集、GPIB和串行儀器控制，以及數(shù)據(jù)分析、數(shù)據(jù)顯示和數(shù)據(jù)存儲(chǔ)。同時(shí)，G語(yǔ)言還包括常用的程序調(diào)試工具，如設(shè)置斷點(diǎn)、單步調(diào)試、數(shù)據(jù)探針和動(dòng)態(tài)顯示執(zhí)行程序流程等功能。G語(yǔ)言和傳統(tǒng)語(yǔ)言最大的區(qū)別在于編程方式，一般的高級(jí)語(yǔ)言采用文本編程，而G語(yǔ)言采用圖形化的編程方式。3 基于FPGA的DDS模塊的實(shí)現(xiàn) FPGA簡(jiǎn)介數(shù)字集成電路從產(chǎn)生到現(xiàn)在，經(jīng)過(guò)了早期的電子管、晶體管、小中規(guī)模集成電路，到大規(guī)模、超大規(guī)模集成電路（VLSIC）以及許多既有特定功能的專用集成電路的發(fā)展過(guò)程。但是，隨著為電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路（Application Special Integrated Circuit, ASIC）芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在 實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件（Field Programmable Logic Device, FPLD）,其中應(yīng)用最廣泛的當(dāng)屬CPLD和FPGA。CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡(jiǎn)稱，F(xiàn)PGA是現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array）的簡(jiǎn)稱。兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，但有時(shí)可以忽略這兩者的區(qū)別。不同廠家對(duì)可編程邏輯器件的叫法也不盡相同。Altera公司把自己的可編程邏輯器件產(chǎn)品中的MAX系列（乘積項(xiàng)技術(shù)，EEPROM技術(shù)）、FLEX系列（查找表技術(shù)，SRAM工藝）都叫做CPLD；而把也是SRAM工藝、基于查找表技術(shù)、要外掛配置用的FLEX系列的EPROM叫做FPGA。早期的可編程邏輯器件都屬于低密度PLD（Programmable Logic Device），結(jié)構(gòu)簡(jiǎn)單，設(shè)計(jì)靈活，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。1985年Xilinx公司首先推出了現(xiàn)場(chǎng)可編程門陣列FPGA，這是一種新型的高密度PLD，采用CMOSSRAM工藝制作，其結(jié)構(gòu)和陣列型PLD不同，內(nèi)部由許多獨(dú)立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快，設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。 圖31 FPGA設(shè)計(jì)流程圖 隨著可編程邏輯器件 FPGA 的迅速發(fā)展,基于 FPGA 控制的DDS信號(hào)發(fā)生器使得電路設(shè)計(jì)更加簡(jiǎn)單 ,而且通過(guò)預(yù)留的端口可輕松進(jìn)行二次開發(fā)。 FPGA一般由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。每個(gè)單元簡(jiǎn)介如下：（1）可編程輸入/輸出單元（I/O單元）。目前大多數(shù)FPGA的I/O單元被設(shè)計(jì)為可編程模式，即通過(guò)軟件的靈活配置，可適應(yīng)不同的電氣標(biāo)準(zhǔn)與I/O物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等；（2）基本可編程邏輯單元。FPGA的基本可編程邏輯單元是由查找表（LUT）和寄存器（Register）組成的，查找表完成純組合邏輯功能。FPGA內(nèi)部寄存器可配置為帶 同步/異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。FPGA一般依賴寄存器完成同步時(shí)序邏輯設(shè)計(jì)。一般來(lái)說(shuō)，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。（3）嵌入式塊RAM。目前大多數(shù)FPGA都有內(nèi)嵌的塊RAM。嵌入式塊RAM可以配置為單端口RAM、雙端口RAM、偽雙端口RAM、CAM、FIFO等存儲(chǔ)結(jié)構(gòu)。（4）豐富的布線資源。布線資源連通FPGA內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。布線資源的劃分：A全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位/置位的布線；B長(zhǎng)線資源：用以完成器件Bank間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線；C短線資源：用來(lái)完成基本邏輯單元間的邏輯互連與布線；D其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào)線。（5）底層嵌入功能單元。由廠商及芯片型號(hào)決定。（6）內(nèi)嵌專用硬核。與“底層嵌入單元”有區(qū)別，這里指的硬核主要是那些通用性相對(duì)較弱的芯片，不是所有FPGA芯片都包含硬核。 VHDL簡(jiǎn)介VHDL（VeryHighSpeed Integrated Circuit Hardware Description Language）誕生于1982 年。1987年底，VHDL被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句 外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。歸納起來(lái) ,VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)：(1) VHDL 語(yǔ)言功能強(qiáng)大 , 設(shè)計(jì)方式多樣。VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu), 只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。同時(shí), 它還具有多層次的電路設(shè)計(jì)描述功能。此外 ,VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn), 這是其他硬件描述語(yǔ)言所不能比擬的。VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式, 也支持自底向上的設(shè)計(jì)方法。 既支持模塊化設(shè)計(jì)方法, 也支持層次化設(shè)計(jì)方法。(2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力。VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路 , 也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。(3)VHDL語(yǔ)言具有很強(qiáng)的移植能力。VHDL語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在: 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述 , 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。(4)VHDL語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)。采用VHDL語(yǔ)言描述硬件電路時(shí), 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化, 而不需要考慮其他的問(wèn)題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。(5) VHDL 語(yǔ)言程序易于共享和復(fù)用。VHDL 語(yǔ)言采用基于庫(kù)(library)的設(shè)計(jì)方法。在設(shè)計(jì)過(guò)程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì),而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊, 將這些模塊存放在庫(kù)中,就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。由于VHDL語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語(yǔ)言,因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享,從而減小硬件電路設(shè)計(jì)的工作量,縮短開發(fā)周期。 QuartusⅡ簡(jiǎn)介Quartus II