【正文】 本設(shè)計(jì)通過(guò)EDA、數(shù)電以及模電幾方面知識(shí)的結(jié)合，采用頻率合成技術(shù)實(shí)現(xiàn)了DDS信號(hào)發(fā)生器應(yīng)具備的各個(gè)環(huán)節(jié)。 圖54 調(diào)節(jié)電路 系統(tǒng)時(shí)鐘電路根據(jù)耐全斯特采樣定理要得到輸出頻率為20MHz的信號(hào)，其所輸入的信號(hào)時(shí)鐘頻率必須達(dá)50M Hz以上。電路如圖所示，這是一個(gè)電流反饋的高速放大電路。 D：控制整體顯示的開(kāi)與關(guān),高電平表示開(kāi)顯示,低電平表示關(guān)顯示 C：控制光標(biāo)的開(kāi)與關(guān),高電平表示有光標(biāo),低電平表示無(wú)光標(biāo) B：控制光標(biāo)是否閃爍,高電平閃爍,低電平不閃爍；指令5：光標(biāo)或顯示移位 S/C：高電平時(shí)移動(dòng)顯示的文字,低電平時(shí)移動(dòng)光標(biāo)；指令6：功能設(shè)置命令 DL：高電平時(shí)為4位總線(xiàn),低電平時(shí)為8位總線(xiàn) N：低電平時(shí)為單行顯示,高電平時(shí)雙行顯示 F: 低電平時(shí)顯示5x7的點(diǎn)陣字符,高電平時(shí)顯示5x10的點(diǎn)陣字符；指令7：字符發(fā)生器RAM地址設(shè)置；指令8：DDRAM地址設(shè)置；指令9：讀忙信號(hào)和光標(biāo)地址 BF：為忙標(biāo)志位,高電平表示忙,此時(shí)模塊不能接收命令或者數(shù)據(jù),如果為低電平表示不忙；指令10：寫(xiě)數(shù)據(jù)；指令11：讀數(shù)據(jù)。第5腳：RW為讀寫(xiě)信號(hào)線(xiàn),高電平時(shí)進(jìn)行讀操作,低電平時(shí)進(jìn)行寫(xiě)操作。仿真如圖410所示。圖45 方波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖方波信號(hào)仿真：因?yàn)榉群皖l率調(diào)節(jié)不好仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準(zhǔn)頻率輸入RST為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT為數(shù)字方波數(shù)據(jù)。用相位累加器的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可把存儲(chǔ)在ROM內(nèi)的波形取樣值經(jīng)查找表查出，完成相位到幅值的轉(zhuǎn)換。 在FPGA（針對(duì)Altera公司的器件）中，ROM一般由EAB實(shí)現(xiàn)，且ROM表的尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿(mǎn)足信號(hào)性能的前提下，如何有效利用FPGA的有限資源，成為相位/幅度轉(zhuǎn)換電路中最關(guān)鍵的一點(diǎn)。控制部分主要采用產(chǎn)生高低電平的撥碼開(kāi)關(guān)控制。DDS這種結(jié)構(gòu)主要由相位累加器、相位調(diào)制器、波形 ROM 查找表、D/A構(gòu)成。QuartusⅡ具有如下的多種設(shè)計(jì)輸入方法:原理圖輸入與符號(hào)編輯、硬件描述語(yǔ)言、波形設(shè)計(jì)輸入、平面圖編輯以及層次設(shè)計(jì)輸入。目前Altera已經(jīng)停止了對(duì)MaxplusII的更新支持，Quartus II 與之相比不僅僅是支持器件類(lèi)型的豐富和圖形界面的改變。由于VHDL語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線(xiàn)的標(biāo)準(zhǔn)硬件描述語(yǔ)言,因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享,從而減小硬件電路設(shè)計(jì)的工作量,縮短開(kāi)發(fā)周期。(4)VHDL語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)。 既支持模塊化設(shè)計(jì)方法, 也支持層次化設(shè)計(jì)方法。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。由廠(chǎng)商及芯片型號(hào)決定。一般來(lái)說(shuō)，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠(chǎng)商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。1985年Xilinx公司首先推出了現(xiàn)場(chǎng)可編程門(mén)陣列FPGA，這是一種新型的高密度PLD，采用CMOSSRAM工藝制作，其結(jié)構(gòu)和陣列型PLD不同，內(nèi)部由許多獨(dú)立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快，設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。3 基于FPGA的DDS模塊的實(shí)現(xiàn) FPGA簡(jiǎn)介數(shù)字集成電路從產(chǎn)生到現(xiàn)在，經(jīng)過(guò)了早期的電子管、晶體管、小中規(guī)模集成電路，到大規(guī)模、超大規(guī)模集成電路（VLSIC）以及許多既有特定功能的專(zhuān)用集成電路的發(fā)展過(guò)程。當(dāng)然一味靠增加波形ROM的深度和字長(zhǎng)的方法來(lái)減小雜散對(duì)性能的提高總是有限的。(7) 全數(shù)字化實(shí)現(xiàn)，偏于集成，體積小，重量輕。當(dāng)DDS相位累加器采用32位字長(zhǎng)，時(shí)鐘頻率為30MHz時(shí)，它的輸出頻率間隔可達(dá)到。再由D/A完成數(shù)字抽樣信號(hào)到連續(xù)時(shí)域信號(hào)的轉(zhuǎn)換，D/A輸出的臺(tái)階信號(hào)再經(jīng)低通濾波器平滑可以得到精確的連續(xù)正弦信號(hào)波形。相位累加器由加法器與累加寄存器級(jí)聯(lián)構(gòu)成。 直接數(shù)字頻率合成器原理和性能特點(diǎn) DDS是一種全數(shù)字的頻率合成方法，其基本結(jié)構(gòu)主要由相位累加器、波形ROM、D/A轉(zhuǎn)換器和低通濾波器四個(gè)部分構(gòu)成，如圖21所示。利用頻率合成技術(shù)制成的信號(hào)發(fā)生器，通常被稱(chēng)為頻率合成器。 這種技術(shù)是用數(shù)字計(jì)算機(jī)和數(shù)模變換器來(lái)產(chǎn)生信號(hào)。但是由于其復(fù)雜的技術(shù)原理直到1947年鎖相環(huán)路才第一次用于電視接收機(jī)水平和垂直的同步掃描。缺點(diǎn)是直接合成由于使用了大量硬設(shè)備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價(jià)高。頻率合成理論早在30年代就開(kāi)始提出，迄今為止已有70年的發(fā)展歷史。設(shè)計(jì)工作從行為、功能級(jí)開(kāi)始，并向著設(shè)計(jì)的高層次發(fā)展。課題基于FPGA的信號(hào)發(fā)生器的設(shè)計(jì)主要研究?jī)?nèi)容為DDS基數(shù)及其FPGA的實(shí)現(xiàn)。但其取樣時(shí)頻率較高，對(duì)硬件的要求也較高，而且常需多級(jí)分頻或采用高性能的鎖相環(huán)，其中分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。DMA方式輸出信號(hào)，可以大大提高信號(hào)的數(shù)據(jù)輸出速率。而且外形尺寸與價(jià)格，都比過(guò)去的類(lèi)似產(chǎn)品減少了一半。目前可以利用可視化編程語(yǔ)言(如Visual Basic，Visual C等等)編寫(xiě)任意波形發(fā)生器的軟面板，這樣允許從計(jì)算機(jī)顯示屏上輸入任意波形，來(lái)實(shí)現(xiàn)波形的輸入。HP877OA實(shí)際上也只能產(chǎn)生8中波形，而且價(jià)格昂貴。函數(shù)波形發(fā)生器具有連續(xù)的相位變換、和頻率穩(wěn)定性等優(yōu)點(diǎn)，不僅可以模擬各種復(fù)雜信號(hào)，還可對(duì)頻率、幅值、相移、波形進(jìn)行動(dòng)態(tài)、及時(shí)的控制，并能夠與其它儀器進(jìn)行通訊，組成自動(dòng)測(cè)試系統(tǒng)，因此被廣泛用于自動(dòng)控制系統(tǒng)、振動(dòng)激勵(lì)、通訊和儀器儀表領(lǐng)域。波形發(fā)生器廣泛應(yīng)用于通信、雷達(dá)、測(cè)控、電子對(duì)抗以及現(xiàn)代化儀器儀表等領(lǐng)域，是一種為電子測(cè)量工作提供符合嚴(yán)格技術(shù)要求的電信號(hào)設(shè)備，和示波器、電壓表、頻率計(jì)等儀器一樣是最普通、最基本也是應(yīng)用最廣泛的電子儀器之一，幾乎所有電參量的測(cè)量都要用到波形發(fā)生器。1 緒論 引言 任意波形發(fā)生器己成為現(xiàn)代測(cè)試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號(hào)源的發(fā)展方向。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測(cè)量工作對(duì)波形發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦波、方波等標(biāo)準(zhǔn)波形，還能根據(jù)需要產(chǎn)生任意波形，且操作方便，輸出波形質(zhì)量好，輸出頻率范圍寬，輸出頻率穩(wěn)定度、準(zhǔn)確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時(shí)輸出波形相位連續(xù)等。在70年代前，信號(hào)發(fā)生器主要有兩類(lèi):正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類(lèi)之間，能夠提供正弦波、余弦波、方波、三角波、上弦波等幾種常用標(biāo)準(zhǔn)波形，產(chǎn)生其它波形時(shí)，需要采用較復(fù)雜的電路和機(jī)電結(jié)合的方法。不久以后，Analogic公司推出了型號(hào)為Data一2020的多波形合成器，Lecroy公司生產(chǎn)的型號(hào)為9100的任意波形發(fā)生器等。 。 波形發(fā)生器的幾種實(shí)現(xiàn)方式 任意波形發(fā)生器得實(shí)現(xiàn)方案主要有程序控制輸出、DMA輸出、可變時(shí)鐘計(jì)數(shù)器尋址和直接數(shù)字頻率合成等多種方式。但也存在一些問(wèn)題，如波形輸出期間，微處理器因?yàn)槭チ丝偩€(xiàn)控制權(quán)，無(wú)法進(jìn)行其他操作。 DDS(direct digital synthesizer)是在一組存儲(chǔ)器單元中按照信號(hào)波形數(shù)據(jù)點(diǎn)的輸出次序存儲(chǔ)了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復(fù)始地將波形數(shù)據(jù)依次發(fā)送給D/A轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號(hào)。其目的在于讓設(shè)計(jì)者能掌握DDS的原理及其設(shè)計(jì)思路，具體的了解EDA技術(shù)流程，熟悉硬件描述語(yǔ)言設(shè)計(jì)功能電路，并最終檢驗(yàn)設(shè)計(jì)的設(shè)計(jì)能力。這樣就出現(xiàn)了第三代EDA系統(tǒng)，其特點(diǎn)是高層次設(shè)計(jì)的自動(dòng)化。所謂的頻率合成就是將一個(gè)高精度和高穩(wěn)定度的標(biāo)準(zhǔn)參考頻率，經(jīng)過(guò)混頻、倍頻與分頻等對(duì)它進(jìn)行加、減、乘、除的四則運(yùn)算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率源。此外寄生輸出大這是由于帶通濾波器無(wú)法將混頻器產(chǎn)生的無(wú)用頻率分量濾盡。它的跟蹤性能及低噪聲性能得到人們的重視得到迅速發(fā)展。完成直接數(shù)字頻率合成的辦法，或者是用計(jì)算機(jī)求解一個(gè)數(shù)字遞推關(guān)系式。頻率合成器既要產(chǎn)生所需要的頻率，又要獲得純凈的信號(hào)。相位累加器一波形ROM一D/A轉(zhuǎn)換器一低通濾波器 圖21 DDS結(jié)構(gòu)原理圖圖2l中相位累加器結(jié)構(gòu)如圖22所示。每來(lái)一個(gè)時(shí)鐘脈沖fc，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。相位累加器利用Nbit二進(jìn)制加法器的模溢出特性來(lái)模擬理想正弦波的相位周期?？梢?jiàn)，DDS基于累加器相位控制方式給它帶來(lái)了微步進(jìn)的優(yōu)勢(shì)。但DDS也有比較明顯的缺點(diǎn):(l)輸出信號(hào)的雜散比較大。已有研究在對(duì)DDS輸出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立了誤差模型，在分析DDS頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法。但是，隨著為電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠(chǎng)商來(lái)獨(dú)立承擔(dān)。 圖31 FPGA設(shè)計(jì)流程圖 隨著可編程邏輯器件 FPGA 的迅速發(fā)展,基于 FPGA 控制的DDS信號(hào)發(fā)生器使得電路設(shè)計(jì)更加簡(jiǎn)單 ,而且通過(guò)預(yù)留的端口可輕松進(jìn)行二次開(kāi)發(fā)。（3）嵌入式塊RAM。（6）內(nèi)嵌專(zhuān)用硬