【正文】 測試內(nèi)容包括人機界面、信號發(fā)生器的輸出頻率和各種輸出波形等。以 DDS 為基礎(chǔ)，文中還結(jié)合到各種不同信號的特點，詳細(xì)地分析了多種信號發(fā)生原理，并提出了基于 FPGA 的實現(xiàn)方案。圖 510 FM 信號本章完成了對多功能信號發(fā)生器的測試。 10kHz 10us 10kHz 1us 1MHz 20ns 5Hz 0Hz圖 55 三角波圖 56 鋸齒波 PWM 信號測試載波信號頻率 90kHz，占空比 80%。181。202。214。191。186。182。所以該信號發(fā)生器的最終信號輸出范圍為 1Hz 到。 圖 51 初始化后 LCD 顯示效果通過按鍵操作可以對 LCD 顯示的內(nèi)容進行修改，同時波形發(fā)生器的各種參數(shù)也會被相應(yīng)的修改。013 42/adr=18,P=0/adr=20,P=rm[18]48/adr=21,P=*0+ram[20]48/adr=2,P=*10+ram[21]485/P=*10+ram[2]48圖 417 相位值的轉(zhuǎn)換方式圖 418 所示為模塊的 modelsim 仿真結(jié)果。24568910182022圖 416 RAM 中的數(shù)據(jù)存放地址在進行數(shù)據(jù)轉(zhuǎn)換時首先需要要將數(shù)據(jù)從 RAM 中逐個地讀出，然后再逐個地對數(shù)據(jù)進行處理。LCD_en = 0。通過 LCD 可以看到光標(biāo)閃爍的效果。狀態(tài) 00 將數(shù)據(jù)送到 LCD 端口，并且將控制信號 E 拉高。在系統(tǒng)復(fù)位后完成后首先依次進入這四個狀態(tài)，且只進入一次。001010110 10110/dat=839。181。191。188。181。191。234。213。202。202。172。170。232。252。249。252。然后修改數(shù)據(jù)需要一個時鐘。（2）01：根據(jù)當(dāng)前的波形發(fā)生模式同步更新 LCD 上的顯示內(nèi)容。 //carrier wave endmodule當(dāng)載波頻率為 10kHz、調(diào)制信號頻率為 1kHz 時的 modelsim 仿真結(jié)果如圖410 所示。 always (posedge clk, negedge rest) begin if(!rest) begin A = 3239。 input [11:0]m。 else begin temp1 = m[11:1] * c。 input [11:0]m。 reg [11:0]SPWM_out。 else PWM_out = 1239。 input [7:0]dutycycle。end endmodule模塊的 modelsim 仿真結(jié)果如圖 45 所示。hfff。endmodule模塊的 modelsim 仿真結(jié)果如圖 43 所示。205。input [8:0]set_phase。 reg [31:0]A。 //頻率值 output [31:0]fre_word。例如：LCD 顯示時，需要將 LCD顯示地址送入，同時將得到的數(shù)據(jù)送到 LCD 的數(shù)據(jù)端口；而在數(shù)據(jù)處理時則需要將要處理數(shù)據(jù)的地址送入，同時將得到的數(shù)據(jù)送到數(shù)據(jù)處理模塊的相應(yīng)端口。第二行左邊的數(shù)值在不圖 37 按鍵示意圖KEY0KEY1KEY2KEY3 F:0,01,00HzP:0,00 sine圖 38 初始化時的 LCD 顯示同的波形發(fā)生模式下表示不同的意義。在此模式下按下 KEY0 就可以進入編程模式。但是其它幾個模塊的運行卻必須依賴于 RAM 中的數(shù)據(jù)。205。202。221。198。247。 208。Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護 IP 核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是 FPGA/ASIC 設(shè)計的首選仿真軟件。圖 35 DAC 寫時序表 32 DAC 寫時序中的各時間的意義SYMBOL DESCRIPTION MIN TYP MAX UNITSt1 Clock Pulse High Time nst2 Clock Pulse Low Time nstS Data Setup Time nstH Data Hold Time nstPD Propagation Delay Time (t1+t2)+1 nstSET Output Setting Time to % ns 基于 VERILOG 的 FPGA 設(shè)計Verilog HDL 是目前應(yīng)用最為廣泛的硬件描述語言。205。DAC902 輸出電流信號，有較高的輸出阻抗(200kΩ)，輸出電流可達20mA。該 LCD 模塊能顯示各種 ASCII 字符，每一行能顯示 16 個字符，共顯示兩行，一共能顯示 32 個字符。這也是 DDS 系統(tǒng)在早期沒有得到重視，直到最近幾年才迅速發(fā)展的原因。 （4）輸出的頻率范圍寬。設(shè)在沒有調(diào)制信號的時候頻率控制字為 ，當(dāng)輸入調(diào)制信號后就可得0K?到 （214）)(0tkuK???在實際的正弦波發(fā)生器中產(chǎn)生的正弦波 的變化范圍是 0 到 （n 為)(tr2ROM 中存儲的數(shù)據(jù)的位數(shù)）,所以可得到 （215）]2)([10????ntrk其中調(diào)制信號 必須由另外的獨立的電路來產(chǎn)生。207。178。201。令 ，則可得到12??ncmU （21)(?ntru8）于是調(diào)幅波的表達式可以表示為 （29）1112)(])(2[)( ??????nnanAMtrtrktu?由于輸出信號不能小于零，所以還要在 上疊加一個大小為 的一)(tuAM12?n個直流分量。197。調(diào)制信號的發(fā)生可以采用前面的正弦波的發(fā)生方式。它廣泛地用于直流交流逆變器等，比如高級一些的 UPS 就是一個例子。180。197。196。188。 PWM 信號發(fā)生脈沖寬度調(diào)制(PWM)，是英文 Pulse Width Modulation 的縮寫，簡稱脈寬調(diào)制，是利用微處理器的數(shù)字輸出來對模擬電路進行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測量、通信到功率控制與變換的許多領(lǐng)域中。在后半周期地址信號波形與輸出波形不相同，但是可以明顯的看出二者的斜率正好相反。189。 方波的發(fā)生同樣取相位累加器的最高幾位作為方波發(fā)生器的地址。 (22)cNLff21?由 DDS 的結(jié)構(gòu)可以看出 DDS 輸出信號的頻率分辨率是由相位累加器的位數(shù) N 決定，相位分辨率由 ROM 的尋址位數(shù)決定，而幅值分辨率是由 DAC 的數(shù)據(jù)位數(shù)所決定。圖 21 DDS 的基本結(jié)構(gòu)圖DDS 主要由相位累加器、波形 ROM、DAC 以及低通濾波器等組成，如圖21 所示。191。194。210。219。208。 本文研究的主要內(nèi)容(1) 熟悉 FPGA 技術(shù)，學(xué)習(xí) verilog 語言及仿真工具 modelsim 和綜合工具Quartus II 的使用；(2) 熟悉 DE2 平臺的使用，并學(xué)會利用 DE2 平臺進行系統(tǒng)設(shè)計和開發(fā)；(3) 對 DDS 理論進行研究和分析，選擇一種適合于 FPGA 實現(xiàn)的方案；(4) 設(shè)計一個完整的實用的信號發(fā)生器系統(tǒng)，包括多種信號的發(fā)生、LCD顯示及按鍵控制等；(5) 利用 DE2 平臺實現(xiàn)信號發(fā)生器系統(tǒng)。經(jīng)過將近 30 年的發(fā)展，伴隨著電子元器件、電路、及生產(chǎn)設(shè)備的高速化、高集成化，信號發(fā)生器的性能有了飛速的提高。直接數(shù)字頻率合成 [1]（Direct Digital Synthesizer 簡稱 DDS）技術(shù)是一種新的全數(shù)字的頻率合成原理，它從相位的角度出發(fā)直接合成所需波形。 DE2目 錄論文總頁數(shù)：34 頁1 引言 ........................................................................1 課題背景 ............................................................1 國內(nèi)外波形發(fā)生器的發(fā)展現(xiàn)狀 ..........................................1 本文研究的主要內(nèi)容 ..................................................22 信號發(fā)生器原理 ..............................................................2 直接數(shù)字頻率合成技術(shù)的基本原理 ......................................2 相位偏移控制 ........................................................3 多種信號的發(fā)生 ......................................................3 方波的發(fā)生 ......................................................3 三角波發(fā)生 ......................................................4 鋸齒波發(fā)生 ......................................................4 PWM 信號發(fā)生 ....................................................4 SPWM 信號發(fā)生 ...................................................5 AM 信號發(fā)生 .....................................................5 FM 信號發(fā)生 .....................................................6 DDS 的特點 ..........................................................7 DDS 的優(yōu)點 ......................................................7 DDS 系統(tǒng)的缺點 ..................................................73 系統(tǒng)整體設(shè)計 ................................................................8 硬件部分 ............................................................8 DE2 實驗板 ......................................................8 LCD 模塊 ........................................................9 DAC902.........................................................11 基于 VERILOG 的 FPGA 設(shè)計 ............................................12 軟件工具 ...........................................................12 Modelsim.......................................................12 Quartus........................................................12 系統(tǒng)設(shè)計 ...........................................................13 系統(tǒng)初始化模塊 .................................................13 按鍵模塊和 LCD 模塊 .............................................13 RAM 模塊 .......................................................14 數(shù)據(jù)轉(zhuǎn)換模塊 ...................................................15 DAC 驅(qū)動模塊 ...................................................15 系統(tǒng)的運行 .....................................................154 VERILOG HDL 代碼實現(xiàn)與仿真 ................................................15 信號發(fā)生器模塊 .....................................................15 頻率控制字和相位累加器 .........................................15 相位偏移控制 ...................................................16 正弦波發(fā)生模塊 .............................................