【正文】 FCW: in std_logic_vector(31 downto 0)。 FCW[31..0]：頻率控制字輸入。 Fcw[31..0]：頻率控制字，控制輸出波形頻率，實現(xiàn)系統(tǒng)的調頻功能。 徐州工程學院畢業(yè)設計 (論文 ) 20 頂 層 模 塊波 形 選 擇 模塊D D S 控 制 模塊調 幅 模 塊方 波三 角 波 頻 率 控 制字 輸 入3 2 位 相 位累 加 器正 弦 R O M鋸 齒 波 圖 38 FPGA 設計模塊圖 整個設計有一個頂層模塊設計，按照功能要求劃分為三個模塊，即 DDS 控制模塊、波形產(chǎn)生模塊、調幅模塊。 C y c l o n e ⅡE P 2 C 3 5 F 6 7 2 C 8D A C 9 0 4 E低 通 濾波 器后 級 放大 電 路鍵 盤數(shù) 碼 管輸 出 圖 36 系統(tǒng)硬件框圖 FPGA 系統(tǒng)設計流程 徐州工程學院畢業(yè)設計 (論文 ) 19 相 位 累 加器頻 率 字 寄存 器時 鐘 信 號頻 率 控 制 字幅 度 控 制 字調 幅 乘 法器 或 者 除法 器波 形 輸 出相 位 累 加 器正 弦波 形三 角波 形方 波波 形鋸 齒波 形選 擇 波 形 圖 37 FPGA 設計框圖 FPGA 實現(xiàn)的主要功能是： (1)保存頻率控制字，并構成相位累加器，用相位累加器輸出信號產(chǎn)生波形； (2)用內(nèi)部存儲模塊構成存放正弦波數(shù)據(jù)的 ROM 數(shù)據(jù)表； (3)實現(xiàn)乘法器設計，幅度控制字輸入，用于波形的幅度調節(jié)。本系統(tǒng)通過輸入 頻率控制字控制輸出波形的頻率實現(xiàn)調頻功能；通過改變徐州工程學院畢業(yè)設計 (論文 ) 18 乘法器的倍乘輸入數(shù)據(jù)，控制波形幅度的改變，實現(xiàn)調幅功能。相比之下 FPGA 的功能完全取決于設計需求，可以復雜也可以簡單，而且 FPGA 芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求 。設置時鐘信號周期、 占空比，在波形文件中單擊時鐘信號（ clk），選擇 Value→ Clock，彈出如圖35 所示對話框。注意這里所謂的編譯（ Compilation）包括 Quartus II 對設計輸入的多項處理操作，其中包括排錯、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標器件的工程時序 分析等。 EDA 工具，默認操作，單擊 Next 按鈕。用于完成 波形發(fā)生器 的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測試等。 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 。 徐州工程學院畢業(yè)設計 (論文 ) 13 3 系統(tǒng)軟件設計 FPGA 軟件電路設計主要是通過軟件編程實現(xiàn) FPGA 內(nèi)部的電路的形成。 用 Verilog HDL 語言開發(fā) FPGA 的完整流程為： ：用任何文本編輯器都可以進行，也可 以用專用的 HDL 編輯環(huán)境。對于過程賦值，變量和網(wǎng)絡值的計算結果可以存儲于變量當中，它提供了基本的行為級建模方法。 Verilog HDL 可用于從算法級、門級到開關級的多種抽象層次的數(shù)字系統(tǒng)建模。使用 FPGA 器件設計數(shù)字系統(tǒng)電路的主要優(yōu)點如下： 。 FPGA 器件配置方式 Aletra 公司的 FPGA 器件配置的方式組要分為兩大類：主動方式和被動方式。當需要修改 FPGA功能時，只需換一片 EPROM 即可。所以，EAB 不僅可以用于內(nèi)存，還可以事先寫入查表值來用它構成如乘法器、糾錯邏輯等電路。 圖 26 FPGA 內(nèi)部結構圖 FPGA 特點 FPGA 的基本特點主要有： (1)采用 FPGA 設計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片； (2) FPGA 可做 其他全定制或半定制 ASIC 電路的合適樣片； (3) FPGA內(nèi)部有豐富的觸發(fā)器和 IO 引腳； (4) FPGA 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一； (5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL徐州工程學院畢業(yè)設計 (論文 ) 10 電平兼容。 徐州工程學院畢業(yè)設計 (論文 ) 9 現(xiàn)場可編程門陣列 (FPGA) FPGA 簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、 GAL、 EPLD 等可編程器件的基礎上進一步 發(fā)展的產(chǎn)物。 但 DDS 也有比較明顯的缺點： (l)輸出信號的雜散比較大； (2)輸出信號的帶寬受到限制?？梢?， DDS 基于累加器相位控制方 式給它帶來了微步進的優(yōu)勢。加法運算的步進越大，相應合成的相位值變化越快，輸出信號的頻率也就越高。相位累加器結構如圖 24 所示。 ：指的是輸出頻率的最小間隔。這種合成技術具有相對帶寬很寬，頻率切換時間短 (ns 級 )，分辨率高 (uHz)，相位變化連續(xù)，低相位噪聲和低漂移，數(shù)字調制功能，可編程及數(shù)字化易于集成，易于調整等一系列性能指標遠遠超過了傳統(tǒng)頻率合成技術所能達到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號源性能的高質量的頻率源。但是 由于其復雜的技術原理直到 1947 年鎖相環(huán)路才第一次用于電視接收機水平和垂直的同步掃描。缺點是直接合成由于使用了大量硬 件設備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價高。 頻 率 信 號 源 頻 率 控 制 地 址 發(fā) 生 器 D / A 轉 換 濾 波 器波 形 存 儲 器頻 率 設 置波 形 數(shù) 據(jù) 設 置 圖 22 直接數(shù)字頻率合成方式的任意波形發(fā)生器 基于對函數(shù) 信號 發(fā)生器的幾種實現(xiàn)方式的了解，本文選擇方便調頻、調幅的直接頻率合成 DDS 技術來實現(xiàn)函數(shù)信號發(fā)生器。計數(shù)器產(chǎn)生的地址碼提供讀出存儲器中波形數(shù)據(jù)所需要的地址信號，波形數(shù)據(jù)依次讀出后送至高速 D/A 轉換器，將之轉變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。波形數(shù)據(jù)輸出依靠指令的執(zhí)行來完成，當需要同時輸出多個信號時，相鄰信號通道的輸出存在時間差，受計算機運行速度的限制，輸出信號的頻率較低。 本設計的主要工作 本文在廣泛收集相關資料的基礎上，對直接數(shù)字頻率合成技術進行了深入研究，采用可編程邏輯器件完成了本次設計。在民用方面， VXI 模塊遠遠不如臺式儀器更為方便。波形發(fā)生器軟件的開發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。 90 年代末，出現(xiàn)幾種真正高性能、高價格的函數(shù)發(fā)生器，但是 HP 公司推出了型號為HP77OS 的信號模擬裝置系統(tǒng)，它由 HP877OA 任意波形數(shù)字化和 HP1776A 波形發(fā)生軟件組成。 本課題的目的是研究函數(shù)信號發(fā)生器的設計方法，克服傳統(tǒng)方法的缺點， 用 更好的方法設計出比較復雜的調頻、調幅功能的 函數(shù) 信號發(fā)生器。 本文最后給出了整個系統(tǒng)的仿真結果，即正弦波、方波、鋸齒波的波形輸出。 本文在探討函數(shù) 信號 發(fā)生器幾種實現(xiàn)方式的基礎上，采用直接數(shù)字頻率合成（ DDS）技術實現(xiàn)函數(shù)信號發(fā)生器。 而且，信號發(fā)生器的設計方法多，設計技術也越來越先進。這種情況，主要表現(xiàn)為兩個突出問題，一是通過電位器的調節(jié)來實現(xiàn)輸出頻率的調節(jié)，因此很難將頻率調到某一固定 值；二是脈沖的占空比不可調節(jié)。 20xx 年的產(chǎn)品 N6030A 能夠產(chǎn)生高達 500MHz 的頻率，采樣的頻率可達 。 VXI 資源結合。 國外波形發(fā)生器產(chǎn)品介紹 早在 1978 年，由美國 Wavetek 公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為5MHz，可以形成 256 點 (存儲長度 )波形數(shù)據(jù)，垂直分辨率為 8bit，主要用于振動、醫(yī)療、材料等領域的第一代高性能信號源。 程序控制輸出方式 計算機根據(jù)波形 的函數(shù)表達式，計算出一系列波形數(shù)據(jù)瞬時值，并定時地逐個傳送給D/A 轉換器，合成出所需要的波形。 可變時鐘計數(shù)器尋址方式 采用可變時鐘計數(shù)器尋址波形存儲器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。如需更新輸出信號，不必改動任何線路和元器件，只需改寫存儲器 中的波形數(shù)據(jù)即可。 早期的頻率合成方法稱為直接頻率合成。間接頻率合徐州工程學院畢業(yè)設計 (論文 ) 6 成又稱鎖相頻率合成，采用鎖相環(huán)路 (PLL)技術對頻率進行四則運算，產(chǎn)生所需頻率。 這種技術是用數(shù)字計算機和數(shù)模變換器來產(chǎn)生信號完成直接數(shù)字頻率合成的辦法，其是目前最新的產(chǎn)生頻率源的頻率合成技術。頻率合成器既要產(chǎn)生所需要的頻率，又要獲得純凈的信號。 相 位 累 加 器 波 形 R O M D / A 轉 換 器 低 通 濾 波 器Nf oKf c 圖 23 DDS 結構原理圖 相位累加器 相位累加器由一個 N 位的加法器和一個 N 位的寄存器構成，通過把上一個時鐘的累加結果反饋回加法器的輸入端而實現(xiàn)累加功能。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。系統(tǒng)工作時，累加器的單個時鐘周期的增量值為 2 / 2NK??? ? ? ，相應角頻率 徐州工程學院畢業(yè)設計 (論文 ) 8 / / 2 / 2 Ncct T K f? ? ? ?? ? ? ? ? ? ? ?，所以 DDS 的輸出頻率為 / 2 / 2 ND D S cf K f??? ? ?，DDS 輸出頻率步 進間隔為 /2NDDS cff?? 。波形存儲器的輸出送到 D/A 轉換 器， D/A 轉換器將數(shù)字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。當然一味靠增加波形 ROM 的深度和字長的方法來減小雜散對性能的提高總是有限的。 IOB 是芯片外部引腳數(shù)據(jù)與內(nèi)部進行數(shù)據(jù)交換的接口電路。單片機可選用常用的如 MCS51 系列、 MCS96 系列、 AVR 系列等均可。加電時， FPGA芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成以后， FPGA 進入工作狀態(tài)。基于 Flash 的 FPGA 是 FPGA 領域比較新的技術，也能提供可重編程功能。將前述方式進行不同組合可得到 5 種配置方式：主動串行（ AS）、被動串行（ PS）、被動并行同步（ PPS）、被動并行異步（ PPA）和邊界掃描（ JTAG）方式。 。它還具有器件管腳間的時延和時序檢查功能。 Verilog 語言可以通過使用編程語言（ Programming Language Interface,PLI）和 Verilog程序接口（ Verilog Procedural Interface,VPI）進行擴展。 ：將 .edf 文件調入 PLD 廠家提供的軟件中進行布線，即把設計好的邏輯安放到 PLD/FPGA 內(nèi)。 （電路）平面布局連線編輯。 。 ： Quartus II 提供了功能仿真和時序仿真兩種工具。 圖 31 指定項目目錄、名稱和頂層實體 ，執(zhí)行默認操作，單擊 Next 按鈕。即將設計項目適配進 FPGA/CPLD 目標器中，同時產(chǎn)生多種用途的輸出文件，如功能和時序仿真文件、器件編程的目標文件等。將各模塊連接后，則可得系統(tǒng)的完整模塊圖。而且它的時鐘頻率已可達到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。其中，正弦波采用查找表法產(chǎn)生其基本波形。外圍電路模塊為模擬電路，主要完成輸出波形的低通濾波及增益放大功能。累加器高十位輸出同時送入鋸齒波發(fā)生模塊，生成鋸齒波 和三角波模塊 。 1 個輸出信號是 最終波形的輸出， 本系統(tǒng)實現(xiàn)信號波形輸出，方便調頻、調幅。 徐州工程學院畢業(yè)設計 (論文 ) 21 V C Cc lk IN P U TV C Crs t n IN P U TV C CLOAD IN P U TV C Cs et [ 1. . 0] IN P U TV C Cm ax _m in IN P U TV C Cs et _f udu[ 2. . 0] IN P U TV C CF C W [ 31 . . 0] IN P U Tda t a_ ou t [ 10 . . 0]O U T P U Taddr[ 8. . 0] w av e[ 7. . 0]rom _s inins t 3ad dr[ 8. . 0] w av e[ 7. . 0]juc hiins t 6ad dr[ 8. . 0] w av e[ 7. . 0]s an jiaoins t 7ad dr[ 8. . 0] w av e[ 7. . 0]s qu areins t 8s in[ 7. . 0]s anjiao[ 7. . 0]juc hi[ 7. . 0]f angbo[ 7. . 0]s et [ 1. . 0]dat a[ 7. . 0]s etins t 2m ax _m ins et [ 2. . 0]da t a[ 7. . 0]da t a_ ou t [ 10 . . 0]t iao f uins t 4c lkrs t nda t a[ 31 . . 0]ad d[ 8. . 0]da t a_ ou t [ 31 . . 0]df f 32ins tc lk