【正文】 編程以及 QuartusⅡ開(kāi)發(fā)環(huán)境。 國(guó)外波形發(fā)生器產(chǎn)品介紹 早在 1978 年，由美國(guó) Wavetek 公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為5MHz，可以形成 256 點(diǎn) (存儲(chǔ)長(zhǎng)度 )波形數(shù)據(jù)，垂直分辨率為 8bit，主要用于振動(dòng)、醫(yī)療、材料等領(lǐng)域的第一代高性能信號(hào)源。 ，臺(tái)式儀器在走了一段下坡路之后，又重新繁榮起來(lái)。 VXI 資源結(jié)合。波形發(fā)生器通常允許用一系列的點(diǎn)、直線和固定的函數(shù)段把波形數(shù)據(jù)存入存儲(chǔ)器。 20xx 年的產(chǎn)品 N6030A 能夠產(chǎn)生高達(dá) 500MHz 的頻率，采樣的頻率可達(dá) 。 HP877OA 實(shí)際上也只能產(chǎn)生 8 種波形，而且價(jià)格昂貴。這種情況，主要表現(xiàn)為兩個(gè)突出問(wèn)題，一是通過(guò)電位器的調(diào)節(jié)來(lái)實(shí)現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定 值；二是脈沖的占空比不可調(diào)節(jié)。 波形發(fā)生器研究現(xiàn)狀 波形發(fā)生器的發(fā)展?fàn)顩r 波形發(fā)生器是能夠產(chǎn)生大量的標(biāo)準(zhǔn)信號(hào)和用戶定義信號(hào)，并保證高精度、高穩(wěn)定性、可重復(fù)性和易操作性的電子儀器。 而且，信號(hào)發(fā)生器的設(shè)計(jì)方法多，設(shè)計(jì)技術(shù)也越來(lái)越先進(jìn)。實(shí)驗(yàn)表明，用現(xiàn)場(chǎng)可編程門(mén)陣列（ FPGA）設(shè)計(jì)實(shí)現(xiàn)的采用直接數(shù)字頻率合成（ DDS）技術(shù)的函數(shù)信號(hào)發(fā)生器，克服了傳統(tǒng)方法的局限，實(shí)現(xiàn)了信號(hào)發(fā)生器多波形輸出以及方便調(diào)頻、調(diào)幅的功能。 本文在探討函數(shù) 信號(hào) 發(fā)生器幾種實(shí)現(xiàn)方式的基礎(chǔ)上，采用直接數(shù)字頻率合成（ DDS）技術(shù)實(shí)現(xiàn)函數(shù)信號(hào)發(fā)生器。隨著我國(guó)經(jīng)濟(jì)和科技的發(fā)展，對(duì)相應(yīng)的測(cè)試儀器和測(cè)試手段也提出了更高的要求 ， 信號(hào)發(fā)生器己成為測(cè)試儀器中至關(guān)重要的一類(lèi) 。 本文最后給出了整個(gè)系統(tǒng)的仿真結(jié)果，即正弦波、方波、鋸齒波的波形輸出。不論是在生產(chǎn)、科研還是教學(xué)上，信號(hào)發(fā)生器都是電子工程師信號(hào)仿真實(shí)驗(yàn)的最佳工具 。 本課題的目的是研究函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)方法，克服傳統(tǒng)方法的缺點(diǎn)， 用 更好的方法設(shè)計(jì)出比較復(fù)雜的調(diào)頻、調(diào)幅功能的 函數(shù) 信號(hào)發(fā)生器。這個(gè)時(shí)期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件構(gòu)成的電路存在著尺寸大、價(jià)格貴、功耗大等缺點(diǎn)，并且要產(chǎn)生較為復(fù)雜的信號(hào)波形，則電路結(jié)構(gòu)非常復(fù)雜。 90 年代末，出現(xiàn)幾種真正高性能、高價(jià)格的函數(shù)發(fā)生器，但是 HP 公司推出了型號(hào)為HP77OS 的信號(hào)模擬裝置系統(tǒng)，它由 HP877OA 任意波形數(shù)字化和 HP1776A 波形發(fā)生軟件組成。 20xx 年， Agilent 的產(chǎn)品 33220A 能夠產(chǎn)生 17 種波形，最高頻率可達(dá) 20M。波形發(fā)生器軟件的開(kāi)發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。目前可以利用可視化編程語(yǔ)言 (如 Visual Basic， VisualC 等等 )編寫(xiě)任意波形發(fā)生器的軟面板，這樣允許從計(jì)算機(jī)顯示屏上輸入任意波形，來(lái)實(shí)現(xiàn)波形的輸入。在民用方面， VXI 模塊遠(yuǎn)遠(yuǎn)不如臺(tái)式儀器更為方便。而且外形尺寸與價(jià)格，都比過(guò)去的類(lèi)似產(chǎn)品減少了一半。 本設(shè)計(jì)的主要工作 本文在廣泛收集相關(guān)資料的基礎(chǔ)上，對(duì)直接數(shù)字頻率合成技術(shù)進(jìn)行了深入研究，采用可編程邏輯器件完成了本次設(shè)計(jì)。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 4 2 系統(tǒng)基本原理 函數(shù) 信號(hào) 發(fā)生器的幾種實(shí)現(xiàn)方式 任意波形發(fā)生器 的 實(shí)現(xiàn)方案主要有程序控制輸出、 DMA 輸出、可變時(shí)鐘計(jì)數(shù)器尋址和直接數(shù)字頻率合成等多種方式。波形數(shù)據(jù)輸出依靠指令的執(zhí)行來(lái)完成，當(dāng)需要同時(shí)輸出多個(gè)信號(hào)時(shí)，相鄰信號(hào)通道的輸出存在時(shí)間差，受計(jì)算機(jī)運(yùn)行速度的限制，輸出信號(hào)的頻率較低。在一個(gè) DMA 操作中，只能在一個(gè) D/A 轉(zhuǎn)換器和存儲(chǔ)器之間傳送數(shù)據(jù)，無(wú)法實(shí)現(xiàn)多通道的信號(hào)輸出。計(jì)數(shù)器產(chǎn)生的地址碼提供讀出存儲(chǔ)器中波形數(shù)據(jù)所需要的地址信號(hào)，波形數(shù)據(jù)依次讀出后送至高速 D/A 轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。由于用硬件電路取代了計(jì)算機(jī)的控制，信號(hào)輸出穩(wěn)定度高。 頻 率 信 號(hào) 源 頻 率 控 制 地 址 發(fā) 生 器 D / A 轉(zhuǎn) 換 濾 波 器波 形 存 儲(chǔ) 器頻 率 設(shè) 置波 形 數(shù) 據(jù) 設(shè) 置 圖 22 直接數(shù)字頻率合成方式的任意波形發(fā)生器 基于對(duì)函數(shù) 信號(hào) 發(fā)生器的幾種實(shí)現(xiàn)方式的了解，本文選擇方便調(diào)頻、調(diào)幅的直接頻率合成 DDS 技術(shù)來(lái)實(shí)現(xiàn)函數(shù)信號(hào)發(fā)生器。頻率合成大致經(jīng)歷了三個(gè)主要階段：直接頻率合成、采用鎖相技術(shù)的間接頻率合成、直接數(shù)字頻率合成。缺點(diǎn)是直接合成由于使用了大量硬 件設(shè)備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價(jià)高。 直接頻率合成技術(shù)的固有缺點(diǎn)在間接頻率合成技術(shù)中得到了很好的改善。但是 由于其復(fù)雜的技術(shù)原理直到 1947 年鎖相環(huán)路才第一次用于電視接收機(jī)水平和垂直的同步掃描。 直接數(shù)字頻率合成即 DDS，它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。這種合成技術(shù)具有相對(duì)帶寬很寬，頻率切換時(shí)間短 (ns 級(jí) )，分辨率高 (uHz)，相位變化連續(xù)，低相位噪聲和低漂移，數(shù)字調(diào)制功能，可編程及數(shù)字化易于集成，易于調(diào)整等一系列性能指標(biāo)遠(yuǎn)遠(yuǎn)超過(guò)了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號(hào)源性能的高質(zhì)量的頻率源。利用頻率合成技術(shù)制成的信號(hào)發(fā)生器，通常被稱為頻率合成器。 ：指的是輸出頻率的最小間隔。 DDS 原理 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 7 DDS 是一種全數(shù)字的頻率合成方法，其基本結(jié)構(gòu)主要由相位累加器、波形 ROM、 D/A轉(zhuǎn)換器和低通濾波器四個(gè)部分構(gòu)成，如圖 23 所示。相位累加器結(jié)構(gòu)如圖 24 所示。每來(lái)一個(gè)時(shí)鐘脈沖 fc，加法器將頻率控制字 K 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。加法運(yùn)算的步進(jìn)越大，相應(yīng)合成的相位值變化越快，輸出信號(hào)的頻率也就越高。 假設(shè)，相位累加器字長(zhǎng)為 N， DDS 控制時(shí)鐘頻率為 cf ，時(shí)鐘周期為 1/ccTf? ，頻率控制字為 K?？梢?jiàn)， DDS 基于累加器相位控制方 式給它帶來(lái)了微步進(jìn)的優(yōu)勢(shì)。 波 形 R O M相 位 量 化 序 列波 形 幅 度 量 化 序 列地 址數(shù) 據(jù) 圖 25 波形 ROM 示意圖 用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值 (二進(jìn)制編碼 )經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。 但 DDS 也有比較明顯的缺點(diǎn)： (l)輸出信號(hào)的雜散比較大； (2)輸出信號(hào)的帶寬受到限制。在比較新的 DDS 芯片中普遍都采用了 12bit 的 D/A轉(zhuǎn)換器。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 9 現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步 發(fā)展的產(chǎn)物。 CLB 以 NN? 陣列形式分布在 FPGA 芯片中 。 圖 26 FPGA 內(nèi)部結(jié)構(gòu)圖 FPGA 特點(diǎn) FPGA 的基本特點(diǎn)主要有： (1)采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片； (2) FPGA 可做 其他全定制或半定制 ASIC 電路的合適樣片； (3) FPGA內(nèi)部有豐富的觸發(fā)器和 IO 引腳； (4) FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一； (5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 10 電平兼容。用單片機(jī)配置 FPGA 器件時(shí)，關(guān)鍵在于產(chǎn)生合適的時(shí)序。所以，EAB 不僅可以用于內(nèi)存，還可以事先寫(xiě)入查表值來(lái)用它構(gòu)成如乘法器、糾錯(cuò)邏輯等電路。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。當(dāng)需要修改 FPGA功能時(shí)，只需換一片 EPROM 即可。其中， SRAM 是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因?yàn)樗俣瓤烨揖哂锌芍鼐幊棠芰?，而反熔絲 FPGA 只具有一次可編程 (one Time Programmabfe， OTP)能力。 FPGA 器件配置方式 Aletra 公司的 FPGA 器件配置的方式組要分為兩大類(lèi)：主動(dòng)方式和被動(dòng)方式。根據(jù)數(shù)據(jù)線的多少又可以將 FPGA 器件配置分為并行和串行配置兩類(lèi)。使用 FPGA 器件設(shè)計(jì)數(shù)字系統(tǒng)電路的主要優(yōu)點(diǎn)如下： 。 。 Verilog HDL 可用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象層次的數(shù)字系統(tǒng)建模。 Verilog HDL 包含了豐富的內(nèi)建原語(yǔ)，包括邏輯門(mén)、用戶定義的原語(yǔ)、開(kāi)關(guān)以及線邏輯。對(duì)于過(guò)程賦值，變量和網(wǎng)絡(luò)值的計(jì)算結(jié)果可以存儲(chǔ)于變量當(dāng)中，它提供了基本的行為級(jí)建模方法。一個(gè)完整的 VerilogHDL 設(shè)計(jì)模塊包括端口定義、 I/O 聲明、信號(hào)類(lèi)型聲明和功能描述四部分。 用 Verilog HDL 語(yǔ)言開(kāi)發(fā) FPGA 的完整流程為： ：用任何文本編輯器都可以進(jìn)行，也可 以用專用的 HDL 編輯環(huán)境。邏輯綜合軟件會(huì)生成 .edf（ edif）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 13 3 系統(tǒng)軟件設(shè)計(jì) FPGA 軟件電路設(shè)計(jì)主要是通過(guò)軟件編程實(shí)現(xiàn) FPGA 內(nèi)部的電路的形成。 編程軟件的介紹 Quartus II 簡(jiǎn)介 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開(kāi)發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： 、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件。 。 。 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 14 ；進(jìn)行時(shí)序分析，可查看時(shí)序分析結(jié)果報(bào)告。用于完成 波形發(fā)生器 的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測(cè)試等。設(shè)置好后單擊 Next 按鈕。 EDA 工具，默認(rèn)操作，單擊 Next 按鈕。 工程編譯 Quartus II 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合和結(jié)構(gòu)綜合。注意這里所謂的編譯（ Compilation）包括 Quartus II 對(duì)設(shè)計(jì)輸入的多項(xiàng)處理操作，其中包括排錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時(shí)序 分析等。 ，選擇 Insert→ Symbol,打開(kāi)一個(gè) Symbol 對(duì)話框 ,如圖 34 所示，選擇已有模塊，則可將其添加到頂層模塊中。設(shè)置時(shí)鐘信號(hào)周期、 占空比，在波形文件中單擊時(shí)鐘信號(hào)（ clk），選擇 Value→ Clock，彈出如圖35 所示對(duì)話框。 FPGA 的應(yīng)用不僅使得數(shù) 字電路系統(tǒng)的設(shè)計(jì)非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。相比之下 FPGA 的功能完全取決于設(shè)計(jì)需求，可以復(fù)雜也可以簡(jiǎn)單，而且 FPGA 芯片還支持在系統(tǒng)現(xiàn)場(chǎng)升級(jí)，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求 。 本系統(tǒng)是在基于 DDS 技術(shù)的基礎(chǔ)上，產(chǎn)生 3 種信號(hào)波形，分別為正弦波、方波、鋸齒波。本系統(tǒng)通過(guò)輸入 頻率控制字控制輸出波形的頻率實(shí)現(xiàn)調(diào)頻功能；通過(guò)改變徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 18 乘法器的倍乘輸入數(shù)據(jù)，控制波形幅度的改變，實(shí)現(xiàn)調(diào)幅功能。其中 DDS 頻率合成模塊、波形產(chǎn)生模塊、調(diào)幅模塊為數(shù)字電路，由 FPGA 芯片實(shí)現(xiàn)。 C y c l o n e ⅡE P 2 C 3 5 F 6 7 2 C 8D A C 9 0 4 E低 通 濾波 器后 級(jí) 放大 電 路鍵 盤(pán)數(shù) 碼 管輸 出 圖 36 系統(tǒng)硬件框圖 FPGA 系統(tǒng)設(shè)計(jì)流程 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 19 相 位 累 加器頻 率 字 寄存 器時(shí) 鐘 信 號(hào)頻 率 控 制 字幅 度 控 制 字調(diào) 幅 乘 法器 或 者 除法 器波 形 輸 出相 位 累 加 器正 弦波 形三 角波 形方 波波 形鋸 齒波 形選 擇 波 形 圖 37 FPGA 設(shè)計(jì)框圖 FPGA 實(shí)現(xiàn)的主要功能是： (1)保存頻率控制字，并構(gòu)成相位累加器，用相位累加器輸出信號(hào)產(chǎn)生波形； (2)用內(nèi)部存儲(chǔ)模塊構(gòu)成存放正弦波數(shù)據(jù)的 ROM 數(shù)據(jù)表； (3)實(shí)現(xiàn)乘法器設(shè)計(jì)，幅度控制字輸入，用于波形的幅度調(diào)節(jié)。 同時(shí) 相 位累加器高 8 位作為地址 送入方波產(chǎn)生模塊，輸出方波。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 20 頂 層 模 塊波 形 選 擇 模塊D D S 控 制 模塊調(diào) 幅 模 塊方 波三 角 波 頻 率 控 制字 輸 入3 2 位 相 位累 加 器正 弦 R O M鋸 齒 波 圖 38 FPGA 設(shè)計(jì)模塊圖 整個(gè)設(shè)計(jì)有一個(gè)頂層模塊設(shè)計(jì)，按照功能要求劃分為三個(gè)模塊，即 DDS 控制模塊、波形產(chǎn)生模塊、調(diào)幅模塊。 5 個(gè)輸入信號(hào)分別是時(shí)鐘信號(hào)、復(fù)位信號(hào)、頻率控制字、頻率鎖存信號(hào)、調(diào)幅信號(hào)，調(diào)幅模式選擇信號(hào)，波形選擇信號(hào)。 Fcw[31..0]：頻率控制字，控制輸出波形頻率，實(shí)現(xiàn)系統(tǒng)的調(diào)頻功能。 輸出信號(hào)端口說(shuō)明如下： DA1[9..0]： 波形輸出。 FCW[31..0]：頻率控制字輸入。 use 。 FCW: in std_logic_vector(31 downto 0