【正文】 tera_mf。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 clock_enable_output_a : STRING。 lpm_type : STRING。 outdata_reg_a : STRING。 PORT ( clock0 : IN STD_LOGIC 。 BEGIN q = sub_wire0(9 DOWNTO 0)。編譯后仿真得到如下波形。 USE 。 END myrom1。 init_file : STRING。 numwords_a : NATURAL。 widthad_a : NATURAL。 address_a: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 程序 LIBRARY ieee。 ENTITY juchibo IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 ARCHITECTURE SYN OF juchibo IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 intended_device_family : STRING。 operation_mode : STRING。 width_a : NATURAL。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 END SYN。 USE 。 clock : IN STD_LOGIC 。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 lpm_hint : STRING。 outdata_aclr_a : STRING。 width_byteena_a : NATURAL )。 END COMPONENT。 DSB 產(chǎn)生程序設(shè)計及仿真 通過 C++做一個方波的 ROM，輸入是 1024 個（ 102 ） ,輸出為 10 位（ 102 ），編譯運行后，找出 后綴的文件將其轉(zhuǎn)換為 ，通過 quarter將后綴 文件做成 ROM后，會得到 。 LIBRARY altera_mf。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 clock_enable_output_a : STRING。 lpm_type : STRING。 outdata_reg_a : STRING。 PORT ( clock0 : IN STD_LOGIC 。 BEGIN q = sub_wire0(9 DOWNTO 0)。 USE 。 q:OUT std_logic_vector(9 DOWNTO 0))。 32 位加法器程序設(shè)計 LIBRARY IEEE。 S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 10 位加法器程序設(shè)計 LIBRARY IEEE。 S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 32 位寄存器器程序設(shè)計 LIBRARY IEEE。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。139。 END behav。 DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。EVENT AND Load = 39。 END PROCESS。 DDS 頂層設(shè)計 USE 。 選擇輸出波形 FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ARCHITECTURE one OF DDS_VHDL IS COMPONENT ADDER32B PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 COMPONENT REG32B PORT ( LOAD : IN STD_LOGIC。 COMPONENT REG10B PORT ( LOAD : IN STD_LOGIC。 COMPONENT ADDER10B PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 COMPONENT myrom1 PORT ( address : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 COMPONENT ssb PORT ( clock:IN std_logic。 COMPONENT am PORT ( clock:IN std_logic。 COMPONENT fangbo PORT ( clock:IN std_logic。 COMPONENT juchibo PORT ( clock:IN std_logic。 COMPONENT sanjiaobo PORT ( clock:IN std_logic。 COMPONENT chiose PORT ( c1,c2,c3,c4,c5,c6:IN std_logic_vector(9 DOWNTO 0)。 SIGNAL F32B,D32B,DIN32B:STD_LOGIC_VECTOR(31 DOWNTO 0)。 SIGNAL cc3 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL cc8 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 F32B(14 DOWNTO 0)=000000000000000 。 u3 : myrom1 PORT MAP( address=SIN10B, q=cc1, clock=CLK)。 u7 : fangbo PORT MAP( address=SIN10B,q=cc3, clock=CLK )。 u14 : ssb PORT MAP( address=SIN10B,q=cc8, clock=CLK )。將頻率控制字放在 32 位加法器的 2215 位上， 然后將輸出放在 32位加法器的 3122位上，通過 32 位加法器即控制了頻率，有進行了分頻，可謂是兩全其美。當(dāng)然之后對程序進行了重新設(shè)計。 故障三： （ 1）現(xiàn)象：經(jīng)過分頻后，波形依舊失真，即使是最小的頻率控制字依舊失真，三角，方波鋸齒波的尖都圓潤。 （ 2）原因分析：由于載波和調(diào)制信號頻率差距 100 倍，導(dǎo)致示波器頻率失真，在示波器上波峰位置嚴(yán)重失真。這和不放棄的信念是分不開的。通過 FPGA 器件，我們可以方便、快速開發(fā)出很多復(fù)雜的數(shù)字電路以供實際需要，通過編寫代碼省去了許多硬件連接，增強了系統(tǒng)的可靠性。