【正文】 ................................................................................. 23 相位寄存器 ................................................................................................................... 24 波形產(chǎn)生模塊設(shè)計 .............................................................................................................. 26 正弦波形 ROM ............................................................................................................. 26 方波模塊 ....................................................................................................................... 27 鋸齒波模塊 ................................................................................................................... 28 調(diào)幅模塊設(shè)計 ...................................................................................................................... 29 5 系統(tǒng)調(diào)試 .................................................................................................................................... 31 調(diào)試 ...................................................................................................................................... 31 仿真結(jié)果 .............................................................................................................................. 32 結(jié)論 ............................................................................................................................................... 34 致謝 ............................................................................................................................................... 35 參考文獻 ....................................................................................................................................... 36 附錄 ............................................................................................................................................... 37 附錄 1 系統(tǒng)整體設(shè)計圖 ............................................................................................................ 37 附錄 2 各模塊源程序 ................................................................................................................ 37 徐州工程學院畢業(yè)設(shè)計 (論文 ) 1 1 緒論 背景及意義 函數(shù)信號發(fā)生器是各種測試和實驗過程中不可缺少的工具，在通信、測量、雷達、控制、教學等領(lǐng)域應用十分廣泛。傳統(tǒng)的信號發(fā)生器大多采用專用芯片或單片機或模 擬電路，成本高或控制方式不靈活或波形種類較少等不能滿足要求。在 70 年代前，信號發(fā)生器主要有兩類：正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類之間，能夠提供正弦波、余弦波、方波、三角波、上弦波等幾種常用標準波形，產(chǎn)生其它波形時，需要采用較復雜的電路和機電結(jié)合的方法。這時期的波形發(fā)生器多以軟件為主，實質(zhì)是采用微處理器對 DAC 的程序控制，就可以得到各種簡單的波形。 到了二十一世紀，隨著集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可過 GHz 的徐州工程學院畢業(yè)設(shè)計 (論文 ) 2 DDS 芯片，同時也推動了函數(shù)波形發(fā)生器的發(fā)展。 .近幾年來，國際上波形發(fā)生器技術(shù)發(fā)展主要體現(xiàn)在以下幾個方面： 率很低應用的范圍比較狹小，輸出波形頻率的提高，使得波形發(fā)生器能應用于越來越廣的領(lǐng)域。從而促進了函數(shù)波形發(fā)生器向任意波形發(fā)生器的發(fā)展，各種計算機語言的飛速發(fā)展也對任意波形發(fā)生器軟件技術(shù)起到了推動作用。由于 VXI 總線的逐漸成熟和對測量儀器的高要求，在很多領(lǐng)域需要使用 VXI 系統(tǒng)測量產(chǎn)生復雜的波形， VXI 的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開發(fā) VXI 模塊的周期長，而且需要專門的 VXI 機箱的配套使用，使得波形發(fā)生器 VXI 模塊僅限于航空、軍事及國防等大型領(lǐng)域。這些新一代臺式儀器具有多種特性，可以執(zhí)行多種功能。波形操作方法的好壞，是由波形發(fā)生器控制軟件質(zhì)量保證的，編輯功能增加的越多，波形形成的操作性越好。 ROM 設(shè)計 ROM 的初始化文件設(shè)計，利用 MegaWizard PlugIn Manager 定制正弦信號數(shù)據(jù) ROM。但數(shù)據(jù)輸出定時不準確，會影響信號的頻率和相位。但也存在一些問題，如波形輸出期間，微處理器因為失去了總線控制權(quán)，無法進行其他操作。 可 變 時 鐘 源 計 數(shù) 器 波 形 存 儲 器 D / A 轉(zhuǎn) 換 器 低 通 濾 波 器 圖 21 可變時鐘計數(shù)器尋址的任意波形發(fā)生器 圖中的計數(shù)器實際上是一個地址發(fā)生器，計數(shù)器的觸發(fā)時鐘脈沖由一個頻率可以控制的頻率發(fā)生器產(chǎn)生，通過改變頻率發(fā)生器的頻率設(shè)置值，實現(xiàn)調(diào)整計數(shù)器產(chǎn)生的地址變化速率，從而改變輸出的任意波形的頻率。 直接數(shù)字頻率合成方式 徐州工程學院畢業(yè)設(shè)計 (論文 ) 5 DDS(direct digital synthesizer)是在一組存儲器單元中按照信號波形數(shù)據(jù)點的輸出次序存儲了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復始地將波形數(shù)據(jù)依次發(fā)送給 D/A 轉(zhuǎn)換器轉(zhuǎn)換成相應的模擬信號。如圖22 為其工作流程圖。所謂的頻率合成就是將一個高精度和高穩(wěn)定度的標準參考頻率，經(jīng)過混頻、倍頻與分頻等對它進行加、減、乘、除的四則運算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率源。直接頻率合成能實現(xiàn)快速頻率變換、幾乎任意高的頻率分辨力、低相位噪聲及很高的輸出頻率。而這些足以抵消其所有優(yōu)點。早在 1932 年 DeBellescize提出的同步檢波理論中首次公布發(fā)表了對鎖相環(huán)路的描述。但是鎖相頻率合成器也存在一些問題，以致難于滿足合成器多方面的性能要求，主要表現(xiàn)在高頻率分辨率與快速轉(zhuǎn)換頻率之間的矛盾。目前用的最多的是查表法。一般傳統(tǒng)的信號發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產(chǎn)生正弦振蕩，獲得所需頻率信號，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準確度的不同頻率。 ：指的是輸出頻率在一定時間間 隔內(nèi)和標準頻率偏差的數(shù)值，它分長期、短期和瞬時穩(wěn)定度三種。 ：指的是頻率合成器是否具有調(diào)幅 (AM)、調(diào)頻 (FM)、調(diào)相 (PM)等功能。這里 N 為相位累加器的字長， K 稱為頻率控制字。相位累加器由加法器與累加寄存器級聯(lián)構(gòu)成。 DDS 的核心就是相位累加器，利用它來產(chǎn)生信號遞增的相位信息，整個 DDS 系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。相位累加器輸 出和 ROM 輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣 。 當 DDS 相位累加器采用 32 位字長，時鐘頻率為 50MHz 時，它的輸出頻率間隔可達到 6 3 2/ 2 5 0 1 0 / 2 1 6 . 7ND D S cf f m V? ? ? ? ?。波形 ROM 示意圖如圖 25 所示。 DDS 頻率合成器優(yōu)缺點 DDS 頻率合成器具有以下優(yōu)點： (1)頻率分辨率高，輸出頻點多，可達 2N 個頻點 (假設(shè)DDS 相位累加器的字長是 N)； (2)頻率切換速度快，可達 us 量級； (3)頻率切換時相位連續(xù)；(4)可以輸出寬帶正交信號； (5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用； (6)可以產(chǎn)生任意波形； (7)全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。如通過增加波形 ROM 的長度以減小相位截斷誤差，通過增加波形 ROM 的字長和 D/A 轉(zhuǎn)換器的精度以減小 D/A 量化誤差等?？梢酝ㄟ^采樣的方法降低帶內(nèi)誤差功率，可以通過隨機抖動法提高無雜散動態(tài)范圍，在 D/A轉(zhuǎn)換器的低位上加擾打破 DDS 輸出的周期性，從而把周期性的雜散分量打散使之均勻化。 CLB 是實現(xiàn)各種邏輯功能的基本單元，包括組合邏輯，時序邏輯， RAM 及各種運算功能 。 CLB 之間的空隙部分是布線通道，布線通道給 CLB 和 IOB 的輸入輸出提供互聯(lián)的路徑。在 FPGA 實際應用中，設(shè)計的保密和設(shè)計的可升級是十分重要的，用單片機來配置 FPGA 可以很好的解決上述 問題。 EAB 是在輸入和輸出埠加有寄存器的 RAM 塊，其容量可靈活變化。 FPGA 工作狀態(tài) FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè) 置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進行編程。 FPGA 的編程無須專用的 FPGA 編程器，只需用通用的 EPROM、 PROM 編程器即可。 FPGA 的編程技術(shù) 目前有三種基本的 FPGA 編程技術(shù)： SRAM、反熔絲、 Flash?；?Flash 和反熔絲的 FPGA 沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本 。被動方式由外部計算機或控制器控制配置過程， CPLD 器件以及為 FPGA 器件提供配置信息的專用配置器件通常采用這種編程方法。它們無需花費傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風險，成為電子器件行業(yè)中發(fā)展最快的一族。 。 Verilog HDL 語言簡介 Verilog HDL 是一種硬件描述語言，于 1995 年被接納為 IEEE 標準，標準編號為 IEEE Std 13641995?，F(xiàn)在， Verilog HDL 已經(jīng)成為數(shù)字系統(tǒng)設(shè)計的首選語言，并成為綜合、驗證和布局布線技術(shù)的基礎(chǔ)。對于連續(xù)賦值，變量和線網(wǎng)的表 達式能夠連續(xù)地將值驅(qū)動到線網(wǎng)，它提供了基本的結(jié)構(gòu)級建模方法。這些模塊組成一個層次化結(jié)構(gòu)并使用線網(wǎng)進行互連。PLI/VPI 的應用包括將 Verilog HDL 仿真器與其它仿真和 CAD 系統(tǒng)、用戶定制的調(diào)試任務、時延計算以及標注器相連接。 ：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關(guān)系。 ：確認仿真無誤后，將文件下載到芯片。接下去，再用現(xiàn)場可編程門陣列 FPGA 自動布局布線工具，把網(wǎng)表 轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。 。 ，并將它們鏈接起來生成編程文件。 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 ：將設(shè)計綜合后的網(wǎng)表文件映射到實體器件的過程，包括 Fitter 工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具。 Quartus II 系統(tǒng)工程設(shè)計 Quartus II 軟件是可編程邏輯器件集成開發(fā)環(huán)境。在圖 31 中設(shè)當文本 框內(nèi)設(shè)置路徑、名稱和頂層實體名，名稱和頂層實體名必須相同，且不能用中文名。本設(shè)計采用 CycloneⅡ系列的 EP2C35F672C8 芯片。 徐州工程學院畢業(yè)設(shè)計 (論文 ) 15 圖 32 審查工程 新建 Verilog 源文件 選擇 File→ New 命令，顯示如圖 34 界面，選擇 Verilog HDL File，單擊 OK 按鈕，進入源文件編輯區(qū)，輸入源程序并保存文件，將 Verilog源程序添加進工程，即 Add Current File To Project。首先選擇 Processing 菜單中的 Start Compilation選項，啟動全程編譯，或者直接單擊工具欄上的編