【正文】 通過FPGA器件，我們可以方便、快速開發(fā)出很多復雜的數(shù)字電路以供實際需要，通過編寫代碼省去了許多硬件連接，增強了系統(tǒng)的可靠性。（2）原因分析：由于載波和調制信號頻率差距100倍，導致示波器頻率失真，在示波器上波峰位置嚴重失真。當然之后對程序進行了重新設計。u14 : ssb PORT MAP( address=SIN10B,q=cc8, clock=CLK )。 u3 : myrom1 PORT MAP( address=SIN10B, q=cc1, clock=CLK)。SIGNAL cc8 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL F32B,D32B,DIN32B:STD_LOGIC_VECTOR(31 DOWNTO 0)。 COMPONENT sanjiaobo PORT ( clock:IN std_logic。 COMPONENT fangbo PORT ( clock:IN std_logic。 COMPONENT ssb PORT ( clock:IN std_logic。 COMPONENT ADDER10B PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 COMPONENT REG32B PORT ( LOAD : IN STD_LOGIC。 選擇輸出波形 FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END PROCESS。 DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。139。 32位寄存器器程序設計LIBRARY IEEE。 10位加法器程序設計LIBRARY IEEE。 32位加法器程序設計LIBRARY IEEE。USE 。 PORT ( clock0 : IN STD_LOGIC 。 lpm_type : STRING。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 DSB產生程序設計及仿真通過C++做一個方波的ROM，輸入是1024個（）,輸出為10位（），編譯運行后。 width_byteena_a : NATURAL )。 lpm_hint : STRING。 clock : IN STD_LOGIC 。END SYN。 width_a : NATURAL。 intended_device_family : STRING。ENTITY juchibo IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 widthad_a : NATURAL。 init_file : STRING。USE 。BEGIN q = sub_wire0(9 DOWNTO 0)。 outdata_reg_a : STRING。 clock_enable_output_a : STRING。LIBRARY altera_mf。 END COMPONENT。 outdata_aclr_a : STRING。COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。USE 。2基于DDS技術的信號發(fā)生器設計 功能要求基于FPGA的DDS技術設計正弦波、三角、方波、鋸齒波發(fā)生器。 FPGA外圍電路設計 撥碼開關電路設計用開關控制輸出高低電平。FPGA/CPLD
芯片 DAC0832電路設計DAC0832是采用CMOS/SiCr工藝實現(xiàn)的8位D/A轉換器。 整體設計 DDS技術的基本原理1)頻率預置與調節(jié)電路作用：實現(xiàn)頻率控制量的輸入；不變量K被稱為相位增量，也叫頻率控制字。LIBRARY altera_mf。 clock_enable_output_a : STRING。 outdata_reg_a : STRING。BEGIN q = sub_wire0(9 DOWNTO 0)。USE 。 init_file : STRING。 widthad_a : NATURAL。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。ENTITY myrom1 IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 intended_device_family : STRING。 width_a : NATURAL。END SYN。 clock : IN STD_LOGIC 。 lpm_hint : STRING。 width_byteena_a : NATURAL )。 AM產生程序設計及仿真通過C++做一個方波的ROM，輸入是1024個（）,輸出為10位（），編譯運行后，會得到AMvhd。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 lpm_type : STRING。 PORT ( clock0 : IN