【正文】 在這次畢業(yè)設(shè)計(jì)中，我的專業(yè)知識(shí)水平也取得一定的進(jìn)步。這樣可以節(jié)省按鍵資源，以供更多的功能的使用。學(xué)會(huì)了利用QuarterII軟件進(jìn)行原理圖的繪制，硬件描述語(yǔ)言VHDL的編寫(xiě)，程序的仿真等工作。 end if。) then if(tone_count=167ff) then tone_count=tone。 else d=39。 end if。 1728 when others=tone=11111111111。 1197 when 6=tone=10100001010。 end case。 when 133=tone_index=5。 when 125=tone_index=6。 when 117=tone_index=3。 when 109=tone_index=10。 when 101=tone_index=8。 when 93=tone_index=6。 when 85=tone_index=3。 when 77=tone_index=5。 when 69=tone_index=7。 when 61=tone_index=5。 when 53=tone_index=5。 when 45=tone_index=8。 when 37=tone_index=7。 when 29=tone_index=9。 when 21=tone_index=12。 when 13=tone_index=8。 when 5=tone_index=5。 process(clk10) begin if(clk1039。 process(clk10) begin if(clk1039。 process(clkm) generate 10hz clock signal begin if(clkm39。139。end if。process(clk)variable count:integer range 1 to 250:=1。if count1=13333 thenclk1k=39。 signal tone_count : std_logic_vector(10 downto 0)。iclk,clk:in std_logic。6 整點(diǎn)報(bào)時(shí)模塊該模塊能夠完成整點(diǎn)時(shí)的報(bào)時(shí)功能。5. 譯碼顯示強(qiáng)制轉(zhuǎn)換模塊 由于系統(tǒng)只能顯示時(shí)、分，故在此將時(shí)低位的數(shù)碼管的“小數(shù)點(diǎn)”作為秒顯示，以1HZ的頻率閃爍。 when 0110=led=10000010。 ARCHITECTURE behave OF drive IS SIGNAL sel : STD_LOGIC_vector(3 downto 0)。END hh_architecture。 addr_1s=CONV_STD_LOGIC_VECTOR(count,4)。 end if。beginif iset=39。USE 。end if。 count:=0。 addr_1s=CONV_STD_LOGIC_VECTOR(count,4)。039。 iset : IN STD_LOGIC。 說(shuō)明：對(duì)于分高位計(jì)數(shù)模塊的程序，只需將上面程序中的count=9改成count=6即可。 else os=39。beginif iset=39。USE 。 end if。END second。END addram3_architecture。 else count=count+1。 flag : IN STD_LOGIC。end process k1。 oaddr : OUT STD_LOGIC_VECTOR(3 downto 0) )。 (a) (b)圖47 按鍵控制模塊這里圖(a)是控制分的高位，低位以及小時(shí)的高位的模塊，圖(b)是控制小時(shí)的低位的模塊。 end if。 okey=39。ENTITY colv IS PORT ( clk : IN STD_LOGIC。圖42 分頻電路模塊經(jīng)分頻后輸出1HZ的標(biāo)準(zhǔn)秒信號(hào)oclk1s、500HZ的按鍵去抖信號(hào)。時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率1MHz，經(jīng)過(guò)6次十分頻就可以得到秒脈沖信號(hào)。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。CPLD/FPGA軟件設(shè)計(jì)可分為兩大塊：編程語(yǔ)言和編程工具。，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。，這是設(shè)計(jì)中最為普遍的輸入方式。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）。2 FPGA簡(jiǎn)介 FPGA概述FPGA是現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array）的簡(jiǎn)稱，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。在這快速發(fā)展的年代，時(shí)間對(duì)人們來(lái)說(shuō)是越來(lái)越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來(lái)很大的損失。EDA技術(shù)，技術(shù)以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡(jiǎn)，邏輯分割，邏輯映射，編程下載等工作。鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（electronic design automatic,EDA）技術(shù)。本設(shè)計(jì)采用EDA技術(shù)，以硬件描述語(yǔ)言VHDL為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在QuartusII工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于FPGA的數(shù)字鐘。 VHDL。因此，鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過(guò)程。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別師大量使用大規(guī)模可編程邏輯器件，使產(chǎn)品的性能提高，體積縮小，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。 課題研究的必要性現(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代。 課題研究的內(nèi)容本設(shè)計(jì)主要研究基于FPGA的數(shù)字鐘，要求時(shí)間以24小時(shí)為一個(gè)周期,顯示時(shí)、分。這些優(yōu)點(diǎn)使得CPLA/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語(yǔ)言HDL的進(jìn)步。G有4個(gè)輸入變量GGG3和G4；F也有4個(gè)輸入變量FFF3和F4。F和G的輸入等效于ROM的地址碼，通過(guò)查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。通過(guò)編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來(lái)自輸入緩沖器，還是來(lái)自觸發(fā)器。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。一般情況下，這一仿真步驟可略去。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。然后再利用分頻電路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框圖如圖41。該模塊的邏輯框圖如圖46所示。beginif inkey=39。 else count:=count+1。由于計(jì)數(shù)脈沖為500HZ，故從有按鍵按下到輸入信號(hào)產(chǎn)生大概需要60ms。USE 。 if count=9 then count=0000。USE 。k1:process(inkey,flag)beginif rising_edge(inkey) then if flag=39。 end if。USE 。 else os=39。圖49分低位邏輯框圖程序如下：LIBRARY ieee。 os : OUT STD_LOGIC )。139。end if。USE 。END hl。 then if count=3 then os=39。 end if。 addr_1s=CONV_STD_LOGIC_VECTOR(count,4)。圖411小時(shí)高位計(jì)數(shù)模塊元件程序如下：LIBRARY ieee。 flag: OUT STD_LOGIC )。139。 elsif count=1 then flag=39。 end if。addr : IN STD_LOGIC_vector(3 downto 0)。 when 0011=led=10110000。 end case。 END conv。use 。signal c,d,clk1k:std_logic。 signal clk10 : std_logic。end if。039。 AND iclk39。 END IF。 end if。 end if。 when 2=tone_index=3。 when 10=tone_index=8。 when 18=tone_index=12。 when 26=tone_index=9。 when 34=tone_index=9。 when 42=tone_index=5。 when 50=tone_index=8。 when 58=tone_index=5。 when 66=tone_index=10。 when 74=tone_index=5。 when 82=tone_index=0。 when 90=tone_index=9。 when 98=tone_index=6。